集成電路課程設(shè)計(jì)--含2個_2-4線譯碼器的74hc139芯片

1、<p>　　集成電路課程設(shè)計(jì) ----含2個 2-4線譯碼器的74HC139芯片</p><p><b>　　一．目的與任務(wù)</b></p><p>　　本課程設(shè)計(jì)是《集成電路分析與設(shè)計(jì)》的實(shí)踐課程，其主要目的是為了在了解了集成電路的基本結(jié)構(gòu)的基礎(chǔ)上進(jìn)一步的學(xué)習(xí)集成電路的設(shè)計(jì)，本次設(shè)計(jì)通過對TANNER TOOLS PRO工具的使用讓我們能夠從簡單入手到能設(shè)

2、計(jì)一個完整的芯片，。并進(jìn)行電路仿真對比。</p><p>　　二．課程設(shè)計(jì)題目、內(nèi)容及要求</p><p><b>　　2.1 設(shè)計(jì)題目</b></p><p>　　1． 器件名稱：一個3－8譯碼器的74HC138芯片； </p><p>　　2． 要求的電路性能指標(biāo)：</p><p>　?。?）

3、可驅(qū)動10個LSTTL電路（相當(dāng)于15pF電容負(fù)載）；</p><p>　?。?）輸出高電平時，︱IoH︱≤20uA，Voh，min＝4.4V；</p><p>　?。?）輸出低電平時，︱IoL︱≤4mA，Vol，max＝0.4V；</p><p>　?。?）輸出級充放電時間t= t,t<25ns;</p><p>　?。?）工作電源5

4、V，常溫工作，工作頻率f=30MHz,總功耗P＝150mW。</p><p><b>　　2.2 設(shè)計(jì)內(nèi)容</b></p><p>　　（1） 功能分析及邏輯設(shè)計(jì)</p><p><b>　?。?） 電路設(shè)計(jì)</b></p><p>　　（3）估算功耗與延時</p><p>

5、　?。?）電路模擬與仿真</p><p>　?。?）版圖設(shè)計(jì)（全手工、層次化設(shè)計(jì)）</p><p>　?。?）版圖檢查：DRC與LVS</p><p>　?。?）后仿真（選做）</p><p><b>　?。?）版圖數(shù)據(jù)提交</b></p><p><b>　　2.3 設(shè)計(jì)要求</

6、b></p><p>　?。?）獨(dú)立完成設(shè)計(jì)74HC138 芯片的全過程；</p><p>　?。?）設(shè)計(jì)時使用的工藝及設(shè)計(jì)規(guī)則：MOSIS:mamin08；</p><p>　?。?）根據(jù)所用的工藝，選取合理的模型庫；</p><p>　?。?）選用以lambda(λ)為單位的設(shè)計(jì)規(guī)則；</p><p>　?。?/p>

7、5）全手工、層次化設(shè)計(jì)版圖；</p><p>　?。?）達(dá)到指導(dǎo)書提出的設(shè)計(jì)指標(biāo)要求。</p><p>　　三、74HC139電路簡介</p><p>　　3.1 通用74HC139芯片的引腳圖</p><p>　　74HC139芯片包含兩個2-4譯碼器，它的通用引腳圖入圖1</p><p>　　其中，（1A0、1A1

8、）和（2A0、2A1）分別為兩個譯碼器的地址輸入端，而1E（以下取名為Csa）和2E（以下取名為Csb）分別為兩個譯碼器的使能端（低電平有效），1Y0~1Y7和2Y0~2Y7為譯碼器的數(shù)據(jù)輸出端。</p><p>　　3.2通用74HC139的真值表</p><p>　　通用74HC139的真值表如表一</p><p><b>　　表一</b>

9、</p><p>　　3.3通用74HC139的邏輯表達(dá)式</p><p>　　根據(jù)表一，我們可以很容易得到一下的邏輯表達(dá)式</p><p>　　Y0=E+A1+A0=</p><p>　　Y1=E+A1+ =</p><p><b>　　Y2=E++A0=</b></p><

10、p><b>　　Y3=E++=</b></p><p>　　3.4通用74HC139的邏輯圖，如圖2所示</p><p>　　圖二所示為通用74HC139芯片的其中一個譯碼器的邏輯圖。</p><p><b>　　四、 電路設(shè)計(jì)</b></p><p>　　4.1 工藝與設(shè)計(jì)規(guī)則與模型的選取&

11、lt;/p><p>　　1．根據(jù)規(guī)定選擇MOSIS:mhp—n05為工藝與設(shè)計(jì)規(guī)則，得λ=0.35um，使用N Well</p><p>　　2．根據(jù)需要選擇ml2_125.md為模型，可得如下數(shù)據(jù)：</p><p>　　********************************************************</p><p&

12、gt;　　.model nmos nmos</p><p>　　+ Level=2 Ld=0.0u Tox=225.00E-10</p><p>　　+ Nsub=1.066E+16 Vto=0.622490 Kp=6.326640E-05</p><p>　　+ Gamma=.639243

13、 Phi=0.31 Uo=1215.74</p><p>　　+ Uexp=4.612355E-2 Ucrit=174667 Delta=0.0</p><p>　　+ Vmax=177269 Xj=.9u Lambda=0.0</p><p>　　+ Nfs=4.55168E+12

14、 Neff=4.68830 Nss=3.00E+10</p><p>　　+ Tpg=1.000 Rsh=60 Cgso=2.89E-10</p><p>　　+ Cgdo=2.89E-10 Cj=3.27E-04 Mj=1.067</p><p>　　+ Cjsw=1.74E-10

15、 Mjsw=0.195</p><p>　　.model pmos pmos</p><p>　　+ Level=2 Ld=.03000u Tox=225.000E-10 </p><p>　　+ Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05</p>

16、<p>　　+ Gamma=0.618101 Phi=.541111 Uo=361.941</p><p>　　+ Uexp=8.886957E-02 Ucrit=637449 Delta=0.0</p><p>　　+ Vmax=63253.3 Xj=0.112799u Lambda=0.0 </p&g

17、t;<p>　　+ Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+10</p><p>　　+ Tpg=-1.00 Rsh=150 Cgso=3.35E-10</p><p>　　+ Cgdo=3.35E-10 Cj=4.75E-04 Mj=.341</p&

18、gt;<p>　　+ Cjsw=2.23E-10 Mjsw=0.307</p><p>　　4.2 輸出級電路設(shè)計(jì)</p><p>　　據(jù)要求，輸出級等效電路如圖所示。輸入Vi為前一級，可認(rèn)為是理想的輸出，即V=Vss,V＝V. </p><p>　?。?）CMOS N管（W/L）N的計(jì)算</p><p>　

19、　當(dāng)輸入為高電平時，輸出為低電平，N管導(dǎo)通，后級TTL有較大的灌電流輸入，要求 ︱IoL︱≤4mA，VoLmax＝0.4V，依據(jù)NMOS管的設(shè)計(jì)方程： </p><p>　　I＝ </p><p>　　根據(jù)從模型所得數(shù)據(jù)，得，進(jìn)行對比，得出NMOS管的工作范圍在線性區(qū)，則可以根據(jù)以上公式進(jìn)行計(jì)算。求出(W/L)極限值，注意用l

20、ambda為單位表示。 =≤ 4mA</p><p><b>　　=≤ 4×A</b></p><p>　　=12.8 取=14=</p><p>　?。?）CMOS P管（W/L）的計(jì)算</p><p>　　當(dāng)輸入為低電平時，輸出為高電平，P管飽和導(dǎo)通。同時要求N管和P管的充放電時間t＝t，分別

21、求出這兩個條件下的（W/L）極限值，然后取大者。</p><p>　　以︱IoH︱≤20uA，VOH，min＝4.4V為條件計(jì)算（W/L）極限值：用MOS管的設(shè)計(jì)方程；</p><p>　　由于//≤20uA,也是主導(dǎo)通狀態(tài)。=。資料中查得，=3.9×8.85×F/m。再從我選用的模型中查得，，==5V（極限狀態(tài)），tp。和N管主導(dǎo)通使用同一條公式計(jì)算。</p&g

22、t;<p><b>　　=≤ 20uA</b></p><p>　　=0.1475取=1</p><p>　　以t＝t為條件計(jì)算（W/L）極限值：</p><p>　?。剑?.3713=42.4 取44</p><p>　　經(jīng)過對比方法1與方法2的比較，取其大者取為44</p><p&g

23、t;　　4.3內(nèi)部基本反相器中的各MOS尺寸的計(jì)算</p><p>　　內(nèi)部反相器的負(fù)載由以下三部分電容組成：①本級漏極的PN結(jié)電容;②下級的柵電容；③連線雜散電容。</p><p><b>　　漏極PN結(jié)電容計(jì)算</b></p><p>　　其中是每的結(jié)電容，是每m的周界電容，b為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。如若最小孔為2λ×2λ

24、，孔與多晶硅柵的最小間距為2λ，孔與有源區(qū)邊界的最小間距為2，則取b＝6λ。和可用相關(guān)公式計(jì)算，或從模型庫選取，或用經(jīng)驗(yàn)數(shù)據(jù)。本文從模型庫ml2_125.md中可以得到：P管：=4.75×E-4F/，=2.23E-10F/M；N管：=3.27×E-4F/，=1.74E-10F/M ；輸出級=100λ =180λ，有源區(qū)b=6λ。 </p><p>　　總的漏極PN結(jié)電容應(yīng)是P管的和N管的總和，

25、即：</p><p>　　CPN=(CjN×Wn+Cjp×Wp）b+Cjsw.N×（2Wn+2b）×Cjsw.p(2Wp+2b)</p><p>　　CPN=(1.0347×10-9Wn+1.4435×10-9Wp+1.6674×10-15)F</p><p><b>　?。?）柵電容計(jì)

26、算</b></p><p>　　此處的和近似取輸出級的和值。資料中查得，=3.9×8.85×F/cm。</p><p>　　由選用的模型中查得=225E-10。代入上式得：</p><p>　　=（100+180）×2××25×</p><p><b>　　=4

27、.284×F</b></p><p><b>　?。?）連線雜散電容</b></p><p>　　一般，可忽略作用。所以，內(nèi)部基本反相器的總負(fù)載電容為上述各電容計(jì)算值之和,即</p><p>　　= CPN+=4.284×+1.0347×10-9Wn+1.4435×10-9Wp+4.4507&

28、#215;10-15 F</p><p>　　把代入t和t的計(jì)算式，并根據(jù)t＝t≤25ns的條件，計(jì)算出，得： 。本次設(shè)計(jì)取0.1nS，</p><p>　　由上可知Wp=3.37Wn，代入不等式，可得:</p><p><b>　　Wn=3.65λ</b></p><p><b>　　Wp=13.4λ<

29、;/b></p><p>　　則可以根據(jù)實(shí)際情況選?。?lt;/p><p>　?。? ＝2</p><p>　　4．4 內(nèi)部邏輯門設(shè)計(jì)</p><p>　　內(nèi)部邏輯門的電路如圖所示。根據(jù)的要求，在最壞的情況下，必須滿足下列條件，即保證等效N管、P管的與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此，N管的尺

30、寸放大3倍，而P管尺寸不變。所以：</p><p><b>　　4.5 輸入級設(shè)計(jì)</b></p><p>　　由于本電路是與TTL兼容，TTL的輸入電平V可能為2.4V，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用圖示的電路，通過正反饋的P2作為上提拉管，使V較快上升，減少功耗，加快翻轉(zhuǎn)速度。</p><p&g

31、t;　　提拉管P2的（W/L）計(jì)算</p><p>　　為了節(jié)省面積，同時又能使V較快上升，取</p><p>　　（W/L）＝1=6/6,其中L取為6λ。</p><p>　　(2)CMOS反相器P1管（W/L）的計(jì)算</p><p>　　此P1管應(yīng)取內(nèi)部基本反相器的尺寸＝7</p><p>　?。?）CMOS反相器

32、N1管（W/L）的計(jì)算</p><p>　　由于要與TTL電路兼容，而TTL的輸出電平在0.4～2.4V之間，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：</p><p><b>　　又知： </b></p><p>　　且 ==3.6089×10-4 </p><

33、;p>　　=1.8649×10-4 (W/L)n </p><p><b>　　由式2-10得</b></p><p>　　1.4+1.4=5.63025+0.62249</p><p>　　算得: (W/L)n==57.4≈58</p><

34、;p>　　4．6 緩沖級的設(shè)計(jì)</p><p>　?。?）輸入緩沖級 </p><p>　　由74HC139的輸入選擇邏輯圖可知，在輸入級中有三個信號：Cs、A1,A2。其中CS經(jīng)一級輸入反相器后，進(jìn)入M2的信號進(jìn)入M3,M3驅(qū)動4個3輸入與非門，故需要緩沖級，使其驅(qū)動能力增加，而A2,A1不需用緩沖級。</p><p>　　所以由分析得出圖中M為輸入

35、級，M2為內(nèi)部</p><p>　　如果要求尺寸或功耗最佳，級間比值為2-10。具體可取。N為扇出系數(shù)，它的定義是：</p><p><b>　　N=</b></p><p>　　由此得出扇出系數(shù)：（將三輸入與非門等效為一個反相器）</p><p>　　= ==5.88取整6</p><p>　　

36、加入一級緩沖后，管子逐級放大的尺寸為=2.446，所以M6管子為：</p><p>　　=2.446X2=4.89 取=5</p><p>　　=2.446X7=15.9 取=16</p><p><b>　?。?）輸出緩沖級</b></p><p>　　由于輸出級部分驅(qū)動TTL電路，起尺寸較大，因而必須

37、在與非門輸出與輸出級之間加設(shè)一級緩沖門M2。</p><p><b>　　圖8. 輸出緩沖級</b></p><p>　　緩沖級M尺寸的計(jì)算過程如下：將與非門M等效為一個反相器，由公式得出扇出系數(shù)： </p><p><b>　　==4.56</b></p><p>　　于是有，由及N的值可得：&l

38、t;/p><p>　　= 取=5</p><p>　　==14.53 取=15</p><p><b>　　5．功耗與延遲估算</b></p><p>　　74HC139電路從輸入到輸出的所有個支路中，只有使能端加入了三輸入與非門和輸入緩沖級，因而增加了延時與功耗，因此在估算延與功耗時

39、，就該支路電路圖來簡化估算，如下：</p><p>　　圖10 估算延時、功耗使能端支路的電路</p><p><b>　　5.1模型簡化</b></p><p>　　由于在實(shí)際工作中，4個3輸入與非門中只有一個可被選通并工作，而另3個不工作，將不工作的3個個3輸入與非門等效為負(fù)載電容，而將工作的一個3輸入與非門的三個輸入接高電平，，只將CS

40、端信號加在反相器上。由于、和CS均為輸入級，作為工程估算，可以認(rèn)為3個輸入級是相同的，于是，估算功耗時只要計(jì)算CS這一個支路，最后將結(jié)果乘以3倍就可以了，在X點(diǎn)之后的電路功耗，則只算一個支路。</p><p><b>　　5.2功耗估算</b></p><p>　　CMOS電路的功耗中一般包括靜態(tài)功耗，瞬時功耗，交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工

41、作頻率不高時，也可以忽略交變功耗，估算時只要計(jì)算瞬時功耗即可。是上述E3支路個級器件功耗總合,根據(jù)各功能支路可分為7級，如上圖。對上面的計(jì)算總結(jié)出各N管，P管的計(jì)算得出各級的數(shù)據(jù)：</p><p><b>　　根據(jù)上面分析：</b></p><p><b>　　其中： </b></p><p>　　CL總=+++ CL1

42、+ C L（3-1）</p><p><b>　?、貱L1=</b></p><p>　　=3*0.10738E-8*(10+30)*0.35*E-6( F)</p><p>　　=0.045(pF)</p><p><b>　?、赽、=+++</b></p><p

43、>　　=2.403×10-16 (116+6+4+10+18)+3.49×10-16 (14+14+32+18+6)</p><p>　　=8.1389×10-14</p><p><b>　　c、=++</b></p><p>　　=2.403×10-16 (12+10+26)+ 3.49

44、5;10-16 (14+30+180)+ 7.115×10-14</p><p>　　≈8.857×10-14(F)</p><p><b>　　d、=+++</b></p><p>　　= (4+14+10+32+12+14)×0.10738×10-8</p><p>　　≈3.

45、1569×10-14 F</p><p>　　e、=×4.37×10-16 </p><p>　　= (10+30+26+88)×0.10738×10-16</p><p>　　≈5.788×10-14 F</p><p><b>　?。?）功耗的計(jì)算</b&g

46、t;</p><p>　　PT==15.38428×10-12×52×30×106(W)=11.538(mW)</p><p><b>　　則整個芯片的功耗</b></p><p>　　P總=2 PT=2×11.538(mW)=23.076(mW)﹤150(mW)</p>&l

47、t;p>　　故本次設(shè)計(jì)的電路在功耗上是滿足要求的。</p><p><b>　　5.3延時估算</b></p><p>　　總的延時時間為各級(共6級)電路的延時時間之和</p><p>　　由電路知識可以知道，電路的延時時間為:</p><p>　　TPd≈(tr+tf)/4</p><p&g

48、t;<b>　　且 </b></p><p><b>　　則 TPd =</b></p><p><b>　?、佥斎爰壍难訒r時間</b></p><p>　　CL= + CPN</p><p>　　=3.241×10-14+1.486×10-14+0.

49、2966×10-14+0.10738×10-8×(4+14)×0.35×10-6</p><p>　　=5.669×10-14F</p><p><b>　　TPd。輸入 =</b></p><p>　　=0.105(ns)</p><p>　　內(nèi)部反相器的延

50、時時間</p><p>　　CL=0.55×10-14+0.121×10-14+0.296×10-14+0.10738×10-8×(10+32)×0.35×10-6</p><p>　　=2.545×10-14 F</p><p><b>　　TPd。內(nèi)部=</b>

51、;</p><p>　　=0.004（ns）</p><p>　　輸入緩沖級的延時時間</p><p>　　CL=1.358×10-14+0.5568×10-14+1.695×10-14+0.10738×10-8×(12+14)×0.35×10-6</p><p>　　=

52、4.549×10-14 F</p><p><b>　　TPd。三輸入=</b></p><p>　　=0.003（ns）</p><p>　　3輸入與非門的延時時間</p><p>　　CL=0.742×10-14+0.219×10-14+0.297×10-14+0.10738

53、×10-8×(10+30)×0.35×10-6</p><p>　　=2.76×10-14 F</p><p><b>　　TPd。輸入緩沖=</b></p><p>　　=0.0057（ns）</p><p>　　輸出緩沖級的延時時間</p><

54、p>　　CL=1.288×10-14+0.195×10-14+0.562×10-14+0.10738×10-8×(26+88)×0.35×10-6</p><p>　　=6.329×10-14 F</p><p>　　TPd。3輸入與非=</p><p>　　=0.045（ns

55、）</p><p><b>　　輸出級的延時時間</b></p><p>　　CL=3.697×10-14+0.897×10-14+1.467×10-14+1.5×10-11</p><p>　　=1.504×10-11</p><p>　　TPd。輸出緩沖級=</

56、p><p><b>　　=2.03（ns）</b></p><p><b>　　故，TPD、總=</b></p><p>　　=（0.105+0.004+0.003+0.057+0.045+2.03）ns</p><p>　　=2.12ns﹤25ns</p><p>　　則本次設(shè)

57、計(jì)在延時時間上滿足要求。</p><p><b>　　5.4 結(jié)果分析</b></p><p><b>　　從上面結(jié)果可得：</b></p><p>　　=23.076mW≤150mW</p><p>　　=2.12 ns≤25ns</p><p>　　通過功耗與延遲與設(shè)計(jì)指

58、標(biāo)比較，得出所設(shè)數(shù)據(jù)滿足要求，故可進(jìn)行下一步工作。</p><p><b>　　6．電路模擬</b></p><p>　　電路模擬中為了減少工作量，使用上述功耗與延遲估算部分用過的支路電路圖，為了計(jì)算出功耗，在兩個電源支路分別加入一個零值電壓源和，電壓值為零，在模擬時進(jìn)行直流掃描分析，然后就可得出功耗。</p><p>　　把電路圖轉(zhuǎn)化為SPI

59、CE文件，加入電路特性分析指令和控制語句。</p><p><b>　　6.1直流分析</b></p><p>　　當(dāng)由0.4V變化到2.4V過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）。的值應(yīng)為1.4V。</p><p>　　根據(jù)其SPICE文件生成的波形圖閾值電壓并不在1.4V,本次設(shè)計(jì)將其SPICE文件中的輸入級的值進(jìn)行修改：</p

60、><p>　　將 1級：Wn=150，Wp=20</p><p>　　改為 1級：Wn=75， Wp=30</p><p>　　則可觀察到圖中電平轉(zhuǎn)折點(diǎn)為1.4V，狀態(tài)轉(zhuǎn)變電平正常。</p><p>　　圖11. 直流分析圖</p><p><b>　　6.2瞬態(tài)分析</b></p>

61、;<p>　　從波形中得到，然后進(jìn)行相關(guān)計(jì)算。</p><p>　　則可得，，與本次設(shè)計(jì)計(jì)算所得=2.13 ns相比較，誤差并不大，可以忽略，故符合要求。</p><p>　　圖12. 瞬態(tài)分析圖</p><p><b>　　a</b></p><p><b>　　b</b></

62、p><p><b>　　6.3功耗分析</b></p><p>　　生成的功耗分析如下：</p><p>　　圖13. 功耗分析圖</p><p>　　對電壓源和進(jìn)行直流掃描分析：“.dc lin source vI1 0 5 0.1 sweep lin source vI2 0 5 0.1”,輸出“.print dc p(

63、vI1) p(vI2)”,從波形中得出，總功耗：</p><p>　　4×4.5+0.4=18.3uW</p><p>　　與本次設(shè)計(jì)所計(jì)算所得PT= CL總V2ddfmax=11.538uW相比較，誤差并不大，可以忽略，故符合要求。</p><p><b>　　七、版圖設(shè)計(jì)</b></p><p>　　本次版

64、圖設(shè)計(jì)采用1.2umCMOS設(shè)計(jì)規(guī)則，設(shè)計(jì)時采用層次化，全手工的形式設(shè)計(jì)版圖。整個版圖設(shè)計(jì)的思想是先小后大，即先畫出各級的版圖，并進(jìn)行DRC檢查，檢查無誤后進(jìn)行保存，最后調(diào)用這些單元進(jìn)行最后的版圖設(shè)計(jì)。另外，本次設(shè)計(jì)的CMOS尺寸大多比較大，故畫版圖時多以梳狀形式來設(shè)計(jì)，這樣可以減小版圖的面積，而又能保持其原來的性能。</p><p><b>　　7.1輸入級的版圖</b></p>

65、;<p>　　根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>　　提拉管P2的尺寸: (W/L)p=6/6</p><p>　　NCMOS管（P1）的尺寸：(W/L)n=40/2</p><p>　　PCMOS管(N1) 的尺寸：(W/L)p=116/2</p><p>　　其中，P2采用梳畫法，輸入級的版圖

66、如圖15所示</p><p>　　7.2第二級反相器的版圖</p><p>　　根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>　　N管的尺寸： （W/L)n=6/2</p><p>　　P管的尺寸： (W/L)p=14/2</p><p>　　由于兩個管的尺寸都比較小，故其版圖設(shè)計(jì)采用普通的畫法

67、，第二級反相器的版圖如圖16所示。</p><p>　　7.3輸入緩沖級反相器的版圖</p><p>　　根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>　　N管的尺寸： （W/L)n=10/2</p><p>　　P管的尺寸： (W/L)p=32/2</p><p>　　輸入緩沖級反相器的版圖如

68、圖17所示，其中N管的尺寸比較大，故它的畫法采用梳狀形式。</p><p>　　7.4內(nèi)部邏輯門電路的版圖</p><p>　　從前述設(shè)計(jì)可以知道，內(nèi)部邏輯門電路是一個三輸入與非門。根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>　　N管的尺寸： （W/L)n=12/2</p><p>　　P管的尺寸： (W/L)p=1

69、4/2</p><p>　　其中，三個n管的尺寸是一致的，而三個p管的尺寸也是彼此一致的。由于兩個管的尺寸都比較小，故其版圖設(shè)計(jì)采用普通的畫法，第二級反相器的版圖如圖18所示。</p><p>　　7.5輸出緩沖級反相器的版圖</p><p>　　根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>　　N管的尺寸： （W/L)

70、n=80/2</p><p>　　P管的尺寸： (W/L)p=264/2</p><p>　　輸入緩沖級反相器的版圖如圖18所示，其中N管和P管的尺寸比較大，故它的畫法采用梳狀形式。</p><p>　　7.6輸出級反相器的版圖</p><p>　　根據(jù)前述電路設(shè)計(jì)和電路模擬，輸入級的參數(shù)設(shè)置如下：</p><p>

71、　　N管的尺寸： （W/L)n=96/2</p><p>　　P管的尺寸： (W/L)p=262/2</p><p>　　輸入緩沖級反相器的版圖如圖19所示，其中N管和P管的尺寸比較大，故它的畫法采用梳狀形式。</p><p><b>　　7.7Cs支路版圖</b></p><p>　　根據(jù)前面6個獨(dú)立的版圖，將他們按

72、照cs電路支路電路將他們的電源和相連的線連接起來，。如圖值得注意的是在3輸入與非門時柵極跟輸出級距離的對應(yīng)，離輸出級最近的柵極對應(yīng)下面電路的3輸入與非門的第一個nmos</p><p><b>　　7.8總版圖</b></p><p>　　7.8.1總版圖連接以及電路總圖</p><p>　　7.8.2畫好版圖后必須進(jìn)行l(wèi)vs</p>

73、;<p>　　LVS檢查指的是把由版圖提取的網(wǎng)表文件(.spc)和由電路原理圖提取的網(wǎng)表文件（.sp）進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果LVS匹配通過，則說明版圖的連接和版圖中各管的生成是準(zhǔn)確的。本次LVS匹配對比是進(jìn)行不帶焊盤的總版圖（附錄一）與不帶輸入出保護(hù)電路的芯片總原理圖（如附錄二所示）的。</p><p><b>　　LVS的步驟如下：</b></p>&l

74、t;p>　　用L-Edit打開不帶焊盤的總版圖，點(diǎn)擊工具欄中的圖標(biāo)即可將布局圖轉(zhuǎn)化成描述元件與節(jié)點(diǎn)狀況的nelist文件（.spc）；</p><p>　　用S-Edit打開不帶輸入出保護(hù)電路的芯片總原理圖，點(diǎn)擊工具欄中的圖標(biāo)將總原理圖轉(zhuǎn)換成SPICE文件（.sp）；</p><p>　　打開LVS 程序，新建LVS文件，添加①、②中生成的兩個文件，并將兩個文件中的“.include

75、”文件設(shè)成批注。</p><p>　　設(shè)置對比項(xiàng)，這里只對比柵寬和柵長，另外Merge Device的設(shè)置非常重要，</p><p>　　因?yàn)楸驹O(shè)計(jì)中，大量使用了梳狀型的版圖設(shè)計(jì)，這項(xiàng)的設(shè)置如圖22所示。</p><p>　?、萃瓿缮鲜鲈O(shè)置后就保存文件，然后點(diǎn)擊工具欄中的圖標(biāo)，最后的對比結(jié)果如圖23所示</p><p><b>　　

76、.Spc文件</b></p><p>　　* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;</p><p>　　* TDB File: D:\74hc139\74hc139.tdb</p><p>　　* Cell:

77、Cell9Version 1.09</p><p>　　* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit 11.1\samples\tech\mosis\mhp_n05.ext</p><p>　　* Extract Date and Time: 06/02/2010 - 21:46</p>&l

78、t;p>　　*.include C:\Program Files\Tanner EDA\L-Edit 11.1\models\m12_125.md</p><p>　　* Warning: Layers with Unassigned FRINGE Capacitance.</p><p>　　* <Pad Comment></p><p>

79、;　　* NODE NAME ALIASES</p><p>　　* 1 = Y (312,233)</p><p>　　* 3 = Gnd (-246.5,-359)</p><p>　　* 9 = Cs (-293,250.5)</p><p>　　* 10 = Y1 (299.5,42.5

80、)</p><p>　　* 11 = Vdd (-323,273.5)</p><p>　　* 18 = A1 (-188,35)</p><p>　　* 19 = Y2 (307.5,-139.5)</p><p>　　* 23 = A2 (-180,-146.5)</p>&l

81、t;p>　　* 28 = Y3 (309,-324)</p><p>　　M1 Vdd 4 Y Vdd PMOS L=700n W=7u AD=19.6p PD=19.6u AS=9.8p PS=9.8u $ (329 249.5 331 269.5)</p><p>　　M2 Y 4 Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u

82、 AS=9.8p PS=9.8u $ (319 249.5 321 269.5)</p><p>　　M3 Vdd 4 Y Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (309 249.5 311 269.5)</p><p>　　M4 Y 4 Vdd Vdd PMOS L=700n W=7u AD=9.8p P

83、D=9.8u AS=9.8p PS=9.8u $ (299 249.5 301 269.5)</p><p>　　M5 Vdd 4 Y Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (289 249.5 291 269.5)</p><p>　　M6 Y 4 Vdd Vdd PMOS L=700n W=7u AD=

84、9.8p PD=9.8u AS=9.8p PS=9.8u $ (279 249.5 281 269.5)</p><p>　　M7 Vdd 4 Y Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (269 249.5 271 269.5)</p><p>　　M8 Vdd 4 Y Vdd PMOS L=700n W=

85、7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (259 249.5 261 269.5)</p><p>　　M9 Vdd 4 Y Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=19.6p PS=19.6u $ (249 249.5 251 269.5)</p><p>　　M10 4 5 Vdd Vdd PMOS

86、L=700n W=10.5u AD=44.1p PD=29.4u AS=42.2625p PS=29.05u $ (142 230.5 144 260.5)</p><p>　　M11 5 12 Vdd Vdd PMOS L=700n W=4.9u AD=8.575p PD=8.4u AS=32.585p PS=27.3u $ (8 251 10 265)</p><p>　　

87、M12 Vdd 22 5 Vdd PMOS L=700n W=4.9u AD=8.575p PD=8.4u AS=8.575p PS=8.4u $ (20 251 22 265)</p><p>　　M13 5 32 Vdd Vdd PMOS L=700n W=4.9u AD=17.15p PD=16.8u AS=8.575p PS=8.4u $ (32 251 34 265)</p>

88、<p>　　* Pins of element D1 are shorted:</p><p>　　* D1 Vdd Vdd D_lateral AREA=1.4698775f $ (-9 267 -3 273)</p><p>　　M_U23/U11/M1 Vdd 2 32 Vdd PMOS L=700n W=5.6u AD=13.72p PD=16.1u AS=7.84

89、p PS=8.4u $ (-93 244 -91 260)</p><p>　　M_U23/U11/M2 32 2 Vdd Vdd PMOS L=700n W=5.6u AD=7.84p PD=8.4u AS=18.865p PS=22.4u $ (-103 244 -101 260)</p><p>　　* Pins of element D2 are shorted:<

90、;/p><p>　　* D2 Vdd Vdd D_lateral AREA=1.3473775f $ (-111 262 -106 268)</p><p>　　M14 2 8 Vdd Vdd PMOS L=700n W=4.9u AD=13.72p PD=15.4u AS=16.905p PS=18.2u $ (-161.5 259 -159.5 273)</p>

91、<p>　　M15 2 8 Gnd Gnd NMOS L=700n W=2.1u AD=5.88p PD=9.8u AS=5.88p PS=9.8u $ (-161.5 232 -159.5 238)</p><p>　　* Pins of element D3 are shorted:</p><p>　　* D3 Vdd Vdd D_lateral AREA=7.35E

92、-016 $ (-171.5 275 -165.5 275.001)</p><p>　　M16 8 Cs Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=17.15p PS=18.9u $ (-241.5 250 -239.5 270)</p><p>　　M17 8 Cs Vdd Vdd PMOS L=700n W=7u AD=9.8

93、p PD=9.8u AS=28.42p PS=23.1u $ (-251.5 250 -249.5 270)</p><p>　　M18 Cs 8 Vdd Vdd PMOS L=2.1u W=2.1u AD=5.145p PD=9.1u AS=5.88p PS=9.8u $ (-317.5 249 -311.5 255)</p><p>　　* Pins of element

94、D4 are shorted:</p><p>　　* D4 Vdd Vdd D_lateral AREA=7.35E-016 $ (-262.5 272 -256.5 272.001)</p><p>　　M19 Gnd 4 Y Gnd NMOS L=700n W=7u AD=19.6p PD=19.6u AS=9.8p PS=9.8u $ (297 202.5 299 22

95、2.5)</p><p>　　M20 Y 4 Gnd Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (287 202.5 289 222.5)</p><p>　　M21 Gnd 4 Y Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (277 202.

96、5 279 222.5)</p><p>　　M22 Y 4 Gnd Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (267 202.5 269 222.5)</p><p>　　M23 Gnd 4 Y Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=19.6p PS=19.6u $

97、 (257 202.5 259 222.5)</p><p>　　M24 4 5 Gnd Gnd NMOS L=700n W=3.675u AD=11.57625p PD=13.65u AS=7.7175p PS=11.55u $ (142 205 144 215.5)</p><p>　　M25 7 12 Gnd Gnd NMOS L=700n W=4.2u AD=7.35p PD

98、=7.7u AS=13.23p PS=14.7u $ (8 193 10 205)</p><p>　　M26 5 32 6 Gnd NMOS L=700n W=4.2u AD=14.7p PD=15.4u AS=7.35p PS=7.7u $ (32 193 34 205)</p><p>　　M27 6 22 7 Gnd NMOS L=700n W=4.2u AD=7.35

99、p PD=7.7u AS=7.35p PS=7.7u $ (20 193 22 205)</p><p>　　M_U23/U11/M3 32 2 Gnd Gnd NMOS L=700n W=3.5u AD=13.475p PD=14.7u AS=13.23p PS=18.9u $ (-103 213 -101 223)</p><p>　　* Pins of element D

100、5 are shorted:</p><p>　　* D5 Gnd Gnd D_lateral AREA=1.3476225f $ (-112 205 -106.999 211.001)</p><p>　　M28 Gnd Cs 8 Gnd NMOS L=700n W=10.15u AD=14.21p PD=12.95u AS=28.42p PS=25.9u $ (-231.5

101、 205 -229.5 234)</p><p>　　M29 8 Cs Gnd Gnd NMOS L=700n W=10.15u AD=14.21p PD=12.95u AS=14.21p PS=12.95u $ (-241.5 205 -239.5 234)</p><p>　　M30 8 Cs Gnd Gnd NMOS L=700n W=10.15u AD=14.21p PD=1

102、2.95u AS=15.98625p PS=13.3u $ (-251.5 205 -249.5 234)</p><p>　　M31 Gnd Cs 8 Gnd NMOS L=700n W=10.15u AD=15.98625p PD=13.3u AS=28.42p PS=25.9u $ (-262.5 205 -260.5 234)</p><p>　　M32 Vdd 13

103、Y1 Vdd PMOS L=700n W=7u AD=19.6p PD=19.6u AS=9.8p PS=9.8u $ (315.5 59 317.5 79)</p><p>　　M33 Y1 13 Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (305.5 59 307.5 79)</p><p>　　M

104、34 Vdd 13 Y1 Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (295.5 59 297.5 79)</p><p>　　M35 Y1 13 Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (285.5 59 287.5 79)</p><

105、p>　　M36 Vdd 13 Y1 Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (275.5 59 277.5 79)</p><p>　　M37 Y1 13 Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (265.5 59 267.5 79)</p&g

106、t;<p>　　M38 Vdd 13 Y1 Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (255.5 59 257.5 79)</p><p>　　M39 Y1 13 Vdd Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (245.5 59 247.5 79)

107、</p><p>　　M40 Vdd 13 Y1 Vdd PMOS L=700n W=7u AD=9.8p PD=9.8u AS=19.6p PS=19.6u $ (235.5 59 237.5 79)</p><p>　　M41 13 14 Vdd Vdd PMOS L=700n W=10.5u AD=44.1p PD=29.4u AS=42.2625p PS=29.05u

108、$ (175.5 43 177.5 73)</p><p>　　M42 14 12 Vdd Vdd PMOS L=700n W=4.9u AD=8.575p PD=8.4u AS=32.585p PS=27.3u $ (80.5 61.5 82.5 75.5)</p><p>　　M43 Vdd 21 14 Vdd PMOS L=700n W=4.9u AD=8.575p PD=8.

109、4u AS=8.575p PS=8.4u $ (92.5 61.5 94.5 75.5)</p><p>　　M44 14 32 Vdd Vdd PMOS L=700n W=4.9u AD=17.15p PD=16.8u AS=8.575p PS=8.4u $ (104.5 61.5 106.5 75.5)</p><p>　　* Pins of element D6 are

110、shorted:</p><p>　　* D6 Vdd Vdd D_lateral AREA=1.4698775f $ (63.5 77.5 69.5 83.5)</p><p>　　M_U24/U16/M1 Vdd 12 17 Vdd PMOS L=700n W=5.6u AD=13.72p PD=16.1u AS=7.84p PS=8.4u $ (-102 49 -100

111、65)</p><p>　　M_U24/U16/M2 17 12 Vdd Vdd PMOS L=700n W=5.6u AD=7.84p PD=8.4u AS=18.865p PS=22.4u $ (-112 49 -110 65)</p><p>　　* Pins of element D7 are shorted:</p><p>　　* D7 Vdd V

112、dd D_lateral AREA=1.3473775f $ (-120 67 -115 73)</p><p>　　M45 12 A1 Vdd Vdd PMOS L=700n W=4.9u AD=13.72p PD=15.4u AS=16.905p PS=18.2u $ (-163.5 49.5 -161.5 63.5)</p><p>　　* Pins of element

113、 D8 are shorted:</p><p>　　* D8 Vdd Vdd D_lateral AREA=7.35E-016 $ (-173.5 65.5 -167.5 65.501)</p><p>　　M46 Gnd 13 Y1 Gnd NMOS L=700n W=7u AD=19.6p PD=19.6u AS=9.8p PS=9.8u $ (283.5 12 285.

114、5 32)</p><p>　　M47 Y1 13 Gnd Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (273.5 12 275.5 32)</p><p>　　M48 Gnd 13 Y1 Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (263.5

115、 12 265.5 32)</p><p>　　M49 Y1 13 Gnd Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=9.8p PS=9.8u $ (253.5 12 255.5 32)</p><p>　　M50 Gnd 13 Y1 Gnd NMOS L=700n W=7u AD=9.8p PD=9.8u AS=19.6p PS=19.6u

116、 $ (243.5 12 245.5 32)</p><p>　　M51 13 14 Gnd Gnd NMOS L=700n W=3.675u AD=11.57625p PD=13.65u AS=7.7175p PS=11.55u $ (175.5 17.5 177.5 28)</p><p>　　M52 14 32 16 Gnd NMOS L=700n W=4.2u AD=14.

117、7p PD=15.4u AS=7.35p PS=7.7u $ (104.5 3.5 106.5 15.5)</p><p>　　M53 16 21 15 Gnd NMOS L=700n W=4.2u AD=7.35p PD=7.7u AS=7.35p PS=7.7u $ (92.5 3.5 94.5 15.5)</p><p>　　M54 15 12 Gnd Gnd NMOS

118、L=700n W=4.2u AD=7.35p PD=7.7u AS=13.23p PS=14.7u $ (80.5 3.5 82.5 15.5)</p><p>　　M_U24/U16/M3 17 12 Gnd Gnd NMOS L=700n W=3.5u AD=13.475p PD=14.7u AS=13.23p PS=18.9u $ (-112 18 -110 28)</p><

119、;p>　　* Pins of element D9 are shorted:</p><p>　　* D9 Gnd Gnd D_lateral AREA=1.3476225f $ (-121 10 -115.999 16.001)</p><p>　　M55 12 A1 Gnd Gnd NMOS L=700n W=2.1u AD=5.88p PD=9.8u AS=5.88p P