畢業(yè)設(shè)計(jì)論文--基于vhdl的m序列偽隨機(jī)信號(hào)發(fā)生器設(shè)計(jì)

1、<p><b>　　畢業(yè)設(shè)計(jì)論文</b></p><p>　　題目 基于VHDL的m序列偽隨機(jī)信號(hào)發(fā)生器的設(shè)計(jì) </p><p>　　指導(dǎo)教師 </p><p>　　評(píng)閱教師

2、 </p><p>　　完成時(shí)間： 2012年 4 月 30日 </p><p>　　畢業(yè)設(shè)計(jì)(論文)中文摘要</p><p><b>　　目 錄</b></p><p><b>　　前言6</b></p><p>　　1課題介

3、紹.....................................................................................................................7</p><p>　　1.1為什么研究此課題...................................................................

4、.........................7</p><p>　　1.2偽隨機(jī)序列的應(yīng)用與意義..................................................................................................7</p><p>　　1.3偽隨機(jī)序列的研究現(xiàn)狀......................

5、................................................................................8</p><p>　　1.4研究內(nèi)容.............................................................................................................

6、.................8</p><p>　　2 設(shè)計(jì)中使用芯片及VHDL語言介紹...........................................................................................9</p><p>　　2.1 CPLD芯片介紹..................................

7、.................................................................................9</p><p>　　2.1.1概述............................................................................................................

8、.................9</p><p>　　2.1.2 MAX7000特點(diǎn)..........................................................................................................9</p><p>　　2.1.3 EPM7128LC84-7...............

9、.......................................................................................11</p><p>　　3 偽隨機(jī)序列介紹...................................................................................................

10、...12</p><p>　　3.1 偽隨機(jī)序列理論的發(fā)展史.................................................................................................13</p><p>　　3.2 偽隨機(jī)序列的構(gòu)造方法.........................................

11、............................................................13</p><p>　　4 序列信號(hào)發(fā)生器原理14</p><p>　　4.1序列信號(hào)發(fā)生器的設(shè)計(jì)15</p><p>　　4.1.1反饋移位型序列信號(hào)發(fā)生器..........................................

12、.....................15</p><p>　　4.1.2計(jì)數(shù)型序列碼發(fā)生器18</p><p>　　5 移位寄存器............................................................................................................20</p><

13、p>　　5.1移位寄存器.....................................................................................................20</p><p>　　5.1.1 寄存器......................................................................

14、.............................20</p><p>　　5.1.2移位寄存器............................................................................................21</p><p>　　5.2 線性反饋移位寄存器結(jié)構(gòu)........................

15、....................................................22</p><p>　　5.2.1 D觸發(fā)器................................................................................................22</p><p>　　5.2.1.1 D觸發(fā)器

16、工作原理.......................................................................22</p><p>　　5.2.1.2 D觸發(fā)器真值表...........................................................................23</p><p>　　5.2.1

17、.3 特征方程......................................................................................23</p><p>　　5.2.1.4 狀態(tài)轉(zhuǎn)移圖..................................................................................23</

18、p><p>　　5.2.1.5時(shí)序圖...........................................................................................24</p><p>　　5.2.1.6 脈沖特性................................................................

19、......................24</p><p>　　5.2.2異或門....................................................................................................25</p><p>　　5.2.2.1 基本原理............................

20、..........................................................25</p><p>　　5.2.2.2 異或門邏輯符號(hào)..........................................................................25</p><p>　　5.2.2.3 邏輯表達(dá)式..........

21、........................................................................25</p><p>　　5.2.2.4 真值表..........................................................................................25</p><p>

22、;　　5.3 線性反饋移位寄存器....................................................................................26</p><p>　　5.3.1 什么是反饋移位寄存器.....................................................................26</p&g

23、t;<p>　　5.3.2 線性反饋移位寄存器.........................................................................26</p><p>　　5.3.3 性質(zhì)....................................................................................

24、...............26</p><p>　　6 偽隨機(jī)信號(hào)..............................................................................................................27</p><p>　　6.1 偽隨機(jī)信號(hào).............................

25、......................................................................27</p><p>　　6.2 m序列碼發(fā)生器............................................................................................30</p><p>

26、;　　7 m序列性質(zhì)...............................................................................................................33</p><p>　　7.1 均衡性...................................................................

27、........................................33</p><p>　　7.2游程特性.........................................................................................................33</p><p>　　7.3 移位相加性.........

28、..........................................................................................33</p><p>　　7.4 相關(guān)特性.................................................................................................

29、......33</p><p>　　7.5 偽隨機(jī)特性...................................................................................................34</p><p>　　8 序列信號(hào)發(fā)生器的設(shè)計(jì)和仿真實(shí)現(xiàn)35</p><p>　　8.1 m序列生成單元的電

30、路設(shè)計(jì)35</p><p>　　8.1.1 系統(tǒng)組成............................................................................................35</p><p>　　8.1.2 程序方框圖.....................................................

31、...................................36</p><p>　　8.2 m序列發(fā)生器................................................................................................36</p><p>　　8.3 VHDL語言實(shí)現(xiàn)37</p>&l

32、t;p>　　8.4 仿真數(shù)據(jù)及結(jié)論39</p><p><b>　　結(jié) 論42</b></p><p><b>　　致 謝43</b></p><p><b>　　參考文獻(xiàn)43</b></p><p><b>　　前言</b><

33、/p><p>　　CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)

34、現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。</p><p>　　Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)

35、界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。</p><p>　　本次畢業(yè)設(shè)計(jì)主要是利用MAX+PLUS II軟件來設(shè)計(jì)和仿真序列信號(hào)發(fā)生器，并結(jié)合理論進(jìn)一步驗(yàn)證序列信號(hào)發(fā)生器的實(shí)際作用。</p><p><b>　　1 課題的

36、簡介</b></p><p><b>　　為什么研究此課題</b></p><p>　　偽隨機(jī)序列系列具有良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)，并且有預(yù)先的可確定性和可重復(fù)性。這些特性使得偽隨機(jī)序列得到了廣泛的應(yīng)用。</p><p>　　偽隨機(jī)序列的應(yīng)用和意義</p><p>　　[1]在通信加密中的應(yīng)用

37、 m序列自相關(guān)性較好，容易產(chǎn)生和復(fù)制，而且具有偽隨機(jī)性，利用m序列加密數(shù)字信號(hào)使加密后的信號(hào)在攜帶原始信息的同時(shí)具有偽噪聲的特點(diǎn)，以達(dá)到在信號(hào)傳輸?shù)倪^程中隱藏信息的目的；在信號(hào)接收端，再次利用m序列加以解密，恢復(fù)出原始信號(hào)。</p><p>　　[2] 在雷達(dá)信號(hào)設(shè)計(jì)中的應(yīng)用 近年興起的擴(kuò)展頻譜雷達(dá)所采用的信號(hào)是已調(diào)制的具有類似噪聲性質(zhì)的偽隨機(jī)序列，它具有很高的距離分辨力和速度分辨力。這種雷達(dá)的接收機(jī)采用相關(guān)

38、解調(diào)的方式工作，能夠在低信噪比的條件下工作，同時(shí)具有很強(qiáng)的抗干擾能力。該型雷達(dá)實(shí)質(zhì)上是一種連續(xù)波雷達(dá)，具有低截獲概率性，是一種體制新、性能高、適應(yīng)現(xiàn)代高技術(shù)戰(zhàn)爭需要的雷達(dá)。采用偽隨機(jī)序列作為發(fā)射信號(hào)的雷達(dá)系統(tǒng)具有許多突出的優(yōu)點(diǎn)。首先，它是一種連續(xù)波雷達(dá)，可以較好地利用發(fā)射機(jī)的功率。其次，它在一定的信噪比時(shí)，能夠達(dá)到很好的測(cè)量精度，保證測(cè)量的單值性，比單脈沖雷達(dá)具有更高的距離分辨力和速度分辨力。最后，它具有較強(qiáng)的抗干擾能力，敵方要干擾這種

39、寬帶雷達(dá)信號(hào)，將比干擾普通的雷達(dá)信號(hào)困難得多。</p><p>　　[3] 在通信系統(tǒng)中的應(yīng)用 偽隨機(jī)序列是一種貌似隨機(jī)，實(shí)際上是有規(guī)律的周期性二進(jìn)制序列，具有類似噪聲序列的性質(zhì)，在CDMA中，地址碼都是從偽隨機(jī)序列中選取的，在CDMA中使用一種最易實(shí)現(xiàn)的偽隨機(jī)序列：m序列，利用m序列不同相位來區(qū)分不同用戶；為了數(shù)據(jù)安全，在CDMA的尋呼信道和正向業(yè)務(wù)信道中使用了數(shù)據(jù)掩碼（即數(shù)據(jù)擾亂）技術(shù)，其方法是用長度為2

40、的42次方減1的m序列用于對(duì)業(yè)務(wù)信道進(jìn)行擾碼（注意不是擴(kuò)頻），它在分組交織器輸出的調(diào)制字符上進(jìn)行，通過交織器輸出字符與長碼PN碼片的二進(jìn)制模工相加而完成。</p><p>　　1.3 偽隨機(jī)序列研究現(xiàn)狀</p><p>　　迄今為止，人們獲得的偽隨機(jī)序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，GMW序列，級(jí)聯(lián)GMW序列，Kasami序列，Bent序列，No序列

41、。</p><p>　　其中m序列是最有名和最簡單的,也是研究的最透徹的序列。m序列還是研究其它序列的基礎(chǔ)。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少(對(duì)于本原多項(xiàng)式的階數(shù)小于等于13的m序列，互為優(yōu)選對(duì)的序列數(shù)不多于6)，且線性復(fù)雜度很小。</p><p><b>　　1.4 研究內(nèi)容</b></p><p>　　首先

42、研究生成序列的反饋移位寄存器、反饋邏輯函數(shù)。主要研究它們的生成、隨機(jī)特性以及相關(guān)特性，并分析它們的優(yōu)缺點(diǎn)以及存在的問題。最后在理論證明的基礎(chǔ)上應(yīng)用Quartus II仿真驗(yàn)證它們的隨機(jī)特性，并用仿真作出m序列相關(guān)特性圖形。</p><p>　　2 設(shè)計(jì)中使用芯片及VHDL語言介紹</p><p>　　2.1 CPLD芯片介紹</p><p><b>　　2

43、.1.1 概述</b></p><p>　　ALTERA的MAX7000系列CPLD提供高性能的邏輯解決方案，密度從600-10000個(gè)可用門不等（32-512個(gè)宏單元），同時(shí)MAX7000系列的同一密度產(chǎn)品還提供多種封裝形式，對(duì)于各種應(yīng)用具有相當(dāng)靈活的適應(yīng)性。本次設(shè)計(jì)即采用Altera公司的MAX7000系列芯片實(shí)現(xiàn)。</p><p>　　2.1.2 MAX7000特點(diǎn)<

44、;/p><p>　　Altera的 MAX7000 CPLDs基于先進(jìn)的多陣列矩陣（MAX）架構(gòu)，為大量應(yīng)用提供了世界級(jí)的高性能解決方案 ?；陔娍刹脸删幊讨蛔x存儲(chǔ)器（EEPROM）的MAX7000產(chǎn)品采用先進(jìn)的CMOS工藝制造，提供從32到512個(gè)宏單元的密度范圍，速度達(dá)3.5 ns的管腳到管腳延遲。MAX 7000器件支持在系統(tǒng)可編程能力（ISP），可以在現(xiàn)場(chǎng)輕松進(jìn)行重配置。Altera提供5.0V，3.3V和

45、 2.5V核電壓的MAX 7000 器件，如表1所示。</p><p>　　表1 MAX 7000系列所提供的宏單元密度</p><p>　　Altera的MultiVolt? 多電壓接口允許設(shè)計(jì)人員在MAX 7000 設(shè)計(jì)中無縫集成1.8V，2.5V，3.3V和 5.0V邏輯電平 。由于MAX 7000B 器件對(duì)GTL+，SSTL-2，SSTL-3和 64比特 66MHz PCI接口的高

46、級(jí)I/O支持 ，MAX器件是很多高速邏輯接口應(yīng)用的理想方案。</p><p>　　表2 MAX 7000 I/O支持</p><p>　　MAX 7000器件提供大量封裝形式從傳統(tǒng)的四角扁平封裝（QFP）到高級(jí)的節(jié)省空間的1.0毫米FineLine BGA®封裝，MAX 7000器件通過提供廣泛的封裝選擇，滿足了現(xiàn)今設(shè)計(jì)的需求。所有這些封裝被優(yōu)化為支持密度移植，不同密度的器件在同

47、一封裝時(shí)采用相同的管腳排列。FineLine BGA®封裝采用SameFrame? 管腳排列結(jié)構(gòu)，它提供相同密度下的I/O 兼容。當(dāng)設(shè)計(jì)需求變化時(shí)，這些移植選項(xiàng)提供了附加的靈活性。表 3列出了MAX 7000器件的封裝形式</p><p>　　MAX 7000S，MAX 7000AE和MAX 7000B器件在相同封裝下管腳兼容。通過選擇MAX器件，當(dāng)邏輯需求變化時(shí)，設(shè)計(jì)工程師能夠節(jié)省工程時(shí)間，縮短設(shè)計(jì)周

48、期，因?yàn)檫@里不需要變更管腳分配。</p><p>　　表3 MAX 7000 提供的封裝方式</p><p>　　MAX 7000器件是即用性，非易失性，提供全局時(shí)鐘，在系統(tǒng)可編程，開路輸出，可編程上電狀態(tài)，快速輸入建立時(shí)間和可編程輸出回轉(zhuǎn)速率控制特性的器件。和許多其他硅片特性一起，MAX 7000器件適用于大量系統(tǒng)級(jí)的應(yīng)用。</p><p>　　MAX器件為易用的

49、Quartus II 網(wǎng)絡(luò)版和MAX+PLUS II基礎(chǔ)版設(shè)計(jì)軟件所支持。這兩個(gè)平臺(tái)提供綜合，布局布線，設(shè)計(jì)驗(yàn)證和器件編程功能，能夠從Altera網(wǎng)站的設(shè)計(jì)軟件部分免費(fèi)下載 。這兩個(gè)免費(fèi)贈(zèng)送的可用于MAX器件設(shè)計(jì)的開發(fā)工具幫助使最終用戶系統(tǒng)的總體開發(fā)成本最小化。</p><p>　　2.1.3 EPM7128SLC84-7</p><p>　　本次設(shè)計(jì)中我們采用了Altera公司

50、生產(chǎn)的EPM7128SLC84-7型號(hào)的CPLD芯片，具體管腳如圖1所示。</p><p>　　圖1 EPM7128SLC84-7管腳圖</p><p>　　圖2 MAX7000系列芯片內(nèi)過結(jié)構(gòu)圖</p><p><b>　　3偽隨機(jī)序列介紹</b></p><p>　　通過拋硬幣的方法可以得到一個(gè)隨機(jī)序列，它具有兩個(gè)方

51、面的特點(diǎn):一是預(yù)先不可確定、不可重復(fù)實(shí)現(xiàn)。即在實(shí)驗(yàn)前無法預(yù)知序列是怎樣的，而且在所有的序列中不可能有兩個(gè)是完全一致的。另一方面所有序列都具有某些共同的隨機(jī)特性，對(duì)二元序列Golomb總結(jié)了三條隨機(jī)性假設(shè):</p><p>　　R1 若序列的周期L為偶數(shù)，則0的個(gè)數(shù)與1的個(gè)數(shù)相等；若L為奇數(shù)，則0的個(gè)數(shù)比1的個(gè)數(shù)多1或少1。</p><p>　　R2 長為1的游程占1/2，且0游程和1游程的

52、個(gè)數(shù)相等或至多差一個(gè)。</p><p>　　R3 序列的異相自相關(guān)函數(shù)為一個(gè)常數(shù)，即序列為二值自相關(guān)序列。</p><p>　　能否產(chǎn)生真正的隨機(jī)序列一直都處在激烈的爭論中，但可以肯定的是隨機(jī)序列的產(chǎn)生、復(fù)制和控制在實(shí)際中都是難以實(shí)現(xiàn)的。如果一個(gè)序列，一方面它的結(jié)構(gòu)是可以預(yù)先確定的，并且可以重復(fù)的產(chǎn)生和復(fù)制；另一方面又具有某種隨機(jī)特性(R1--R3)，便稱這種序列為偽隨機(jī)序列.簡單的講，偽

53、隨機(jī)序列就是具有某種隨機(jī)特性的確定序列。</p><p>　　3.1偽隨機(jī)序列理論的發(fā)展史</p><p>　　偽隨機(jī)序列的理論與應(yīng)用研究大體上可以分成三個(gè)階段:(1)純粹理論研究階段 (1948年以前)；(2)m序列研究的黃金階段(1948-1969)； (3)非線性生成器的研究階段 (1969- )。</p><p>　　1948年以前，學(xué)者們研究偽隨機(jī)序列的

54、理論僅僅是因?yàn)槠鋬?yōu)美的數(shù)學(xué)結(jié)構(gòu)。最早的研究可以追溯到1894年，作為一個(gè)組合問題來研究所謂的De Bruijn序列；上世紀(jì)30年代，環(huán)上的線性遞歸序列則成為人們的研究重點(diǎn). </p><p>　　1948年Shannon信息論誕生后，這種情況得到了改變。偽隨機(jī)序列己經(jīng)被廣泛的應(yīng)用在通信以及密碼學(xué)等重要的技術(shù)領(lǐng)域。Shannon證明了“一次一密”是無條件安全的，無條件保密的密碼體制要求進(jìn)行保密通信的密鑰量至少與明文

55、量一樣大。因此在此后的一段時(shí)間內(nèi)，學(xué)者們一直致力于研究具有足夠長周期的偽隨機(jī)序列。如何產(chǎn)生這樣的序列是20世紀(jì)50年代早期的研究熱點(diǎn)。線性反饋移位寄存器 (LFSR)序列是這個(gè)時(shí)期研究最多的，因?yàn)橐粋€(gè)n級(jí)LFSR可以產(chǎn)生周期為的最大長度序列，而且具有滿足Golomb隨機(jī)性假設(shè)的隨機(jī)特性，通常稱為m序列。這段時(shí)期的研究奠定了LFSR序列的基本理論和一些經(jīng)典結(jié)論。</p><p>　　但是，在1969年Massey發(fā)

56、表了“移位寄存器綜合與BCH譯碼”一文，引發(fā)了序列研究方向的根本性變革，從此偽隨機(jī)序列的研究進(jìn)入了構(gòu)造非線性序列生成器的階段。Berlekamp-Massey算法(簡稱B-M算法)指出:如果序列的線性復(fù)雜度為n，則只需要2n個(gè)連續(xù)比特就可以恢復(fù)出全部的序列。從這個(gè)結(jié)論可以看出m序列是一種“極差”的序列，它的線性復(fù)雜度太小，因而不能夠直接用來做流密碼系</p><p>　　統(tǒng)的密鑰流序列。從這里還可以看到僅僅靠Go

57、lomb的三個(gè)隨機(jī)性假設(shè)來評(píng)測(cè)序列是不夠的，還需要其它的一些指標(biāo)。此后直到今天，密碼學(xué)界的學(xué)者們一直在努力尋找構(gòu)造“好”的偽隨機(jī)序列的方法。</p><p>　　3.2 偽隨機(jī)序列的構(gòu)造方法</p><p>　　就現(xiàn)有的文獻(xiàn)，可以把構(gòu)造偽隨機(jī)序列的方法分成兩大類:一類是基于數(shù)學(xué)的理論構(gòu)造偽隨機(jī)序列；另一類是基于LFSR構(gòu)造偽隨機(jī)序列。兩種構(gòu)造方法各有優(yōu)缺點(diǎn)，前者在理論上容易分析序列的隨機(jī)性

58、質(zhì)，但往往不容易實(shí)現(xiàn)或者實(shí)現(xiàn)的代價(jià)比較高；而后者則恰恰相反，在工程上很容易實(shí)現(xiàn)，成本較低，但有的情況下不容易分析其隨機(jī)性質(zhì)。</p><p>　　基于數(shù)學(xué)理論構(gòu)造偽隨機(jī)序列又可以分為兩類:基于數(shù)論的構(gòu)造和基于有限域的構(gòu)造。前者利用的數(shù)學(xué)工具主要是二次剩余理論和割圓理論，像Legendre序列、Jacobi序列、m序列、差集序列和割圓序列等就屬于此類構(gòu)造；后者利用的數(shù)學(xué)工具主要是跡函數(shù)，像Bent序列、GMW序列和

59、橢圓曲線序列等為該類構(gòu)造的代表。</p><p>　　基于 LFSR的偽隨機(jī)序列生成器有很多，總體上可以分為兩大類:一類是用一個(gè)n元布爾函數(shù)作用于n個(gè)輸入比特，布爾函數(shù)的輸出作為密鑰流序列；另一類是用一個(gè)LFSR控制另一個(gè)LFSR。前者包含兩種生成器，即熟知的非線性組合生成器和非線性濾波生成器。由于m序列的線性復(fù)雜度太小，不能直接用作密鑰流序列，因此通常采用將m序列作驅(qū)動(dòng)序列，然后用一個(gè)布爾函數(shù)作用于這些驅(qū)動(dòng)序列

60、的方法來提高序列的線性復(fù)雜度。非線性組合生成器由n個(gè)LFSR和一個(gè)非線性組合器組成；非線性濾波生成器由一個(gè)LFSR和一個(gè)前饋邏輯組成。第二類生成器也包含兩種控制模型，鐘控生成器和縮減生成器。這兩種生成器的原理都是用一個(gè)控制序列對(duì)另一個(gè)基序列做不規(guī)則采樣。鐘控生成器是在基序列中插入新的符號(hào)，其輸出序列指數(shù)冪的依賴于產(chǎn)生它的生成器的輸入?yún)?shù)；而縮減生成器包括自縮減生成器則是在基序列中刪除符號(hào)，這種構(gòu)造結(jié)構(gòu)簡單易于用硬件實(shí)現(xiàn)。</p&g

61、t;<p>　　4 序列信號(hào)發(fā)生器原理</p><p>　　序列信號(hào)發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號(hào)的時(shí)序電路，它可以用以為寄存器或計(jì)數(shù)器構(gòu)成。序列信號(hào)的種類很多，按照序列循環(huán)長度M和觸發(fā)器數(shù)目n的關(guān)系一般可分為三種：</p><p>　　最大循環(huán)長度序列碼，M＝2n。</p><p>　　最大線性序列碼（m序列碼），M=2n－1。</p&

62、gt;<p>　　任意循環(huán)長度序列碼，M＜2n。</p><p>　　4.1序列信號(hào)發(fā)生器的設(shè)計(jì)</p><p>　　通常在許多情況下，要求按照給定的序列信號(hào)來設(shè)計(jì)序列信號(hào)發(fā)生器。序列信號(hào)發(fā)生器一般有兩種結(jié)構(gòu)形式：一種是反饋移位型，另一種是計(jì)數(shù)型。</p><p>　　4.1.1 反饋移位型序列信號(hào)發(fā)生器</p><p>　　反

63、饋移位型序列碼發(fā)生器的結(jié)構(gòu)框圖如圖所示，它由移位寄存器和組合反饋網(wǎng)絡(luò)組成，從移存器的某一輸出端可以得到周期性的序列碼。其設(shè)計(jì)按以下步驟進(jìn)行：</p><p>　?。?）根據(jù)給定序列信號(hào)的循環(huán)長度M，確定移存器位數(shù)n，2n-1＜M≤2n。（2）確定移位寄存器的M個(gè)獨(dú)立狀態(tài)。</p><p>　　將給定的序列碼按照移位規(guī)律n位一組，劃分位M個(gè)狀態(tài)。若M個(gè)狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象，則應(yīng)增加移存器位數(shù)

64、。用n+1位再重復(fù)上述過程，直到劃分為M個(gè)獨(dú)立狀態(tài)為止。 </p><p>　　圖3 反饋移位型序列信號(hào)發(fā)生器框圖</p><p>　?。?）根據(jù)M個(gè)不同狀態(tài)列出移存氣的狀態(tài)表和反饋函數(shù)表，求出反饋函數(shù)F的表式。（4）檢查自啟動(dòng)性能（5）畫邏輯圖。</p><p>　　下面通過舉例說明反饋移位序

65、列信號(hào)發(fā)生器的設(shè)計(jì)過程。</p><p><b>　　方法一：</b></p><p>　　比如要設(shè)計(jì)一個(gè) 00011101 序列發(fā)生器。具體可以這樣來解決：</p><p>　　(1) 確定移存器的位數(shù)n。因M=8，故n≥3，選定為三位，用74LS194 的三位。 (2) 確定移存器的八個(gè)獨(dú)立狀態(tài)。將序列碼00011101按照每三位一組，劃分

66、為八個(gè)狀態(tài)，其遷移關(guān)系如下所示：</p><p>　　(3) 作出反饋函數(shù)表，如表所示，由遷移關(guān)系可看出移存器只進(jìn)行左移操作，因此S1=1, S0=0。將F(SL)的卡諾圖填入圖(a)中，選用四選一實(shí)現(xiàn)F(SL)函數(shù)，其邏輯圖如圖(b)所示。</p><p>　　表4 反饋函數(shù)真值表</p><p>　　圖4 00011101 序列信號(hào)發(fā)生器</p>

67、<p><b>　　方法二：</b></p><p>　　設(shè)計(jì)一個(gè)產(chǎn)生 100111序列的反饋移位型序列信號(hào)發(fā)生器。具體解決方法：(1) 確定移存器位數(shù)n。因M=6，故n≥3；</p><p>　　(2) 確定移存器的六個(gè)獨(dú)立狀態(tài)：將序列碼100111按照移位規(guī)律每三位一組，劃分六個(gè)狀態(tài)為 100、001、011、111、111、110。其中狀態(tài)111

68、重復(fù)出現(xiàn)，故取n=4，并重新劃分六個(gè)獨(dú)立狀態(tài)為 1001、0011、0111、1111、1110、1100。因此確定n=4，用一片74LS194 即可。 </p><p>　　(3) 反饋激勵(lì)函數(shù)表，求反饋函數(shù)F的表達(dá)式：根據(jù)每一狀態(tài)所需要的移位輸入即反饋輸入信號(hào)，列出反饋函數(shù)表如表所示。從表中可見，移存器只需進(jìn)行左移操作，因此反饋函數(shù)F=SL。表也表明了組合反饋網(wǎng)絡(luò)的輸出和輸入之間的函數(shù)關(guān)系，因此可填出F的卡諾

69、圖如圖(a)所示，并求得： </p><p>　　表5 反饋函數(shù)真值表</p><p><b>　　檢查自啟動(dòng)性能。 </b></p><p>　　根據(jù)以上結(jié)果，作出完全狀態(tài)圖如圖(b)所示?？梢?，它有一個(gè)無效循環(huán)。為了使電路具有自啟動(dòng)性能，應(yīng)重新修改設(shè)計(jì)。其思路就是打破無效循環(huán)，引入主有效循環(huán)，將0110→1100，0010→0100，其完全

70、狀態(tài)圖如圖(a)所示卡諾圖的圈如圖(b)所示，求得F=Q2+Q0Q3。如選用四選一數(shù)據(jù)選折器實(shí)現(xiàn)地址選Q0Q2＝A1A0，得D0=1，D1=Q3，D2=1，D3=0，則具有自啟動(dòng)能力的電路如圖所示。</p><p>　　圖5 卡諾圖和移存器的全狀態(tài)圖 </p><p>　　圖6 修正后的狀態(tài)圖和F的卡諾圖</p><p>　　圖7 邏輯電路圖

71、 </p><p>　　4.1.2. 計(jì)數(shù)型序列碼發(fā)生器</p><p>　　計(jì)數(shù)型序列碼發(fā)生器結(jié)構(gòu)框圖如圖所示。它由計(jì)數(shù)器和組合輸出網(wǎng)絡(luò)兩部分組成，序列碼從組合輸出網(wǎng)絡(luò)輸出。</p><p><b>　　設(shè)計(jì)過程分兩步：</b></p><

72、;p>　　根據(jù)序列碼的長度M設(shè)計(jì)模M計(jì)數(shù)器，狀態(tài)可以自定；</p><p>　　按計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設(shè)計(jì)組合輸出網(wǎng)絡(luò)。由于計(jì)數(shù)器的狀態(tài)設(shè)置和輸出序列的更改比較方便，而且還能同時(shí)產(chǎn)生多組序列碼。</p><p>　　下面以具體實(shí)例來說明：</p><p><b>　　方法一：</b></p><p>

73、　　設(shè)計(jì) 1101000101 序列信號(hào)發(fā)生器。具體解決辦法：</p><p>　　由于給定序列長度P=10，故先用 74LS161 設(shè)計(jì)一個(gè)模10的計(jì)數(shù)器，我們利用74LS161 的預(yù)置端LD，用后 10 個(gè)狀態(tài)，即 0110~1111。令該 10 個(gè)狀態(tài)中每一個(gè)狀態(tài)的輸出符合給定序列的要求，列出其真值表如表所示，對(duì)應(yīng)的輸出卡諾圖如圖 (a)所示。采用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)，電路如圖 (b) 所示。 </

74、p><p><b>　　圖8 電路原理圖</b></p><p><b>　　表6 真值表</b></p><p>　　圖9 設(shè)計(jì)過程及邏輯圖</p><p>　　方法二：設(shè)計(jì)一個(gè)能同時(shí)產(chǎn)生兩組代碼的信號(hào)發(fā)生器， 這兩組代碼分別是：F1=110101和F2=010110。具體解決辦法： 首先用 74L

75、S194 設(shè)計(jì)一個(gè)具有自校正的模6 扭環(huán)型計(jì)數(shù)器如圖 (a)所示，并畫出輸出序列卡諾圖如圖(b)所示。然后用一片 3 - 8 譯碼器和與非門實(shí)現(xiàn)</p><p>　　圖10 設(shè)計(jì)過程及邏輯圖</p><p>　　輸出組合邏輯。最后畫出邏輯圖如圖(c)所示。 </p><p><b>　　5 移位寄存器 </b></p><

76、p>　　寄存器一般有多個(gè)觸發(fā)器組成，通常有鎖存寄存器和移位寄存器。本次介紹的寄存器是由若干個(gè)D觸發(fā)器組成的線性移位寄存器（反饋型）。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下一次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。</p><p>　　線性反饋移位寄存器是一種應(yīng)用廣泛的數(shù)字部件，其結(jié)構(gòu)簡單、速度快，被應(yīng)用于許

77、多領(lǐng)域。例如，在擴(kuò)頻通信系統(tǒng)中，由它構(gòu)成的偽隨機(jī)數(shù)（PN碼）發(fā)生器是這類系統(tǒng)的核心。在內(nèi)建自測(cè)試系統(tǒng)中，由它構(gòu)成測(cè)試圖案發(fā)生器。另外，它也被廣泛應(yīng)用于糾錯(cuò)編碼、數(shù)字加密等領(lǐng)域。</p><p><b>　　5.1移位寄存器</b></p><p><b>　　5.1.1寄存器</b></p><p>　　在數(shù)字系統(tǒng)中，常需

78、要一些數(shù)碼暫時(shí)存放起來，這種暫時(shí)存放數(shù)碼。一個(gè)觸發(fā)器可以寄存1位二進(jìn)制數(shù)碼，要寄存幾位數(shù)碼，就應(yīng)具備幾個(gè)觸發(fā)器，此外，寄存器還應(yīng)具有由門電路構(gòu)成的控制電路，以保證信號(hào)的接收和清除。線圖5.1.1所示的寄存器，接收脈沖到達(dá)后，將待存數(shù)據(jù)送至各D觸發(fā)器 ， 取數(shù)脈沖加入后將所存數(shù)據(jù)送出，輸入與輸出為并行工作方式。。</p><p>　　圖5.1.1 并行輸入并行輸出的寄存器</p><p>

79、;　　5.1.2 移位寄存器</p><p>　　移位寄存器除了具有寄存數(shù)碼的功能外，還具有移位功能，即在移位脈沖作用下，能夠把寄存器中的數(shù)依次向右或向左移。它是一個(gè)同步時(shí)序邏輯電路,根據(jù)移位方向，常把它分成左移寄存器、右移寄存器 和 雙向移位寄存器三種；根據(jù)移位數(shù)據(jù)的輸入－輸出方式，又可將它分為串行輸入－串行輸出、串行輸入－并行輸出、并行輸入－串行輸出和并行輸入－并行輸出四種電路結(jié)構(gòu)。由D觸發(fā)器構(gòu)成的簡單移

80、位寄存器：</p><p>　　圖5.1.2 用D觸發(fā)器構(gòu)成的四位移位寄存器，從CP上升沿開始到輸出新狀態(tài)的建立需要經(jīng)過一段傳輸延遲時(shí)間，所以當(dāng)CP上升沿同時(shí)作用于所有觸發(fā)器時(shí)，它們輸入端的狀態(tài)都未改變。于是，F(xiàn) F0按DI原來的狀態(tài)翻轉(zhuǎn)，F(xiàn) F1按Q0原來的狀態(tài)翻轉(zhuǎn)， F F2按Q1原來的狀態(tài)翻轉(zhuǎn)，F(xiàn) F3按Q2原來的狀態(tài)翻轉(zhuǎn)，同時(shí)，輸入端的代碼存入F0，總的效果是寄存器的代碼依次右移一位。</p>

81、<p>　　圖5.1.2 用D觸發(fā)器構(gòu)成的移位寄存器</p><p>　　可見，經(jīng)過4個(gè)CP信號(hào)后，串行輸入的四位代碼全部移入了移位寄存器，并在四個(gè)輸出端得到并行輸出代碼。利用移位寄存器可實(shí)現(xiàn)代碼的串行—并行轉(zhuǎn)換。若再加4個(gè)CP信號(hào)，寄存器中的四位代碼還可以從串行端依次輸出。</p><p>　　5.2 線性反饋移位寄存器結(jié)構(gòu)</p><p>　　由3

82、.1節(jié)圖7所示，寄存器除了D觸發(fā)器之外，構(gòu)成反饋電路的是由異或門組成的。</p><p>　　5.2.1 D觸發(fā)器</p><p>　　負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時(shí)，在正跳沿前加入輸入信號(hào)。如果在CP 高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP 觸發(fā)沿來到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也

83、稱為維持-阻塞邊沿D觸發(fā)器。</p><p>　　電路結(jié)構(gòu): 該觸發(fā)器由6個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。</p><p>　　5.2.1.1D觸發(fā)器工作原理：</p><p>　　SD 和RD 接至基本RS 觸發(fā)器的輸入端，分別是預(yù)置和清零端，低電平有效。當(dāng)SD=0且RD=1時(shí) ,不論輸入端D為何種狀態(tài)，都會(huì)使Q=1，Q=0，即觸發(fā)器</p&

84、gt;<p>　　置1；當(dāng)SD=1且RD=0時(shí)，觸發(fā)器的狀態(tài)為0,SD和RD通常又稱為直接置1和置0端。我們?cè)O(shè)它們均已加入了高電平，不影響電路的工作。工作過程如下： （1）CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號(hào)將這兩個(gè)門打開，因此可接收輸入信號(hào)D，Q5=D，Q6=Q5=D。 （2）當(dāng)CP由0變1時(shí)觸發(fā)器翻轉(zhuǎn)。這時(shí)G3和G4打開，它們的輸入Q3和

85、Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5=D，Q4=Q6=D。由基本RS觸發(fā)器的邏輯功能可知，Q=D。 （3）觸發(fā)器翻轉(zhuǎn)后，在CP=1時(shí)輸入信號(hào)被封鎖。這是因?yàn)镚3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補(bǔ)的,即必定有一個(gè)是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS 觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在0狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用,故該反饋線稱為置0維持線,置1阻塞線。Q4

86、為0時(shí)，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在1狀態(tài)的作用，稱作置1維持線；Q4輸出至G3輸入</p><p>　　5.2.1.2 D觸發(fā)器真值表</p><p>　　5.2.1.3特征方程： Qn+1=D</p><p>　　5.2.1.4狀態(tài)轉(zhuǎn)移圖</p><p>　　5.2.1.

87、5時(shí)序圖</p><p>　　5.2.1.6脈沖特性:</p><p>　?。?）建立時(shí)間:由下圖www.8ttt8.com維持阻塞觸發(fā)器的電路可見,CP信號(hào)是加到門G3和G4上的,因而在CP上升沿到達(dá)之前門G5和G6輸出端的狀態(tài)必須穩(wěn)定地建立起來。輸入信號(hào)到達(dá)D端以后，要經(jīng)過一級(jí)門電路的傳輸延遲時(shí)間G5的輸出狀態(tài)才能建立起來,而G6的輸出狀態(tài)需要經(jīng)過兩級(jí)門電路的傳輸延遲時(shí)間才能建立,因此

88、D端的輸入信號(hào)必須先于CP的上升沿到達(dá)，而且建立時(shí)間應(yīng)滿足： tset≥2tpd。 </p><p>　　（2）保持時(shí)間：由下圖可知，為實(shí)現(xiàn)邊沿觸發(fā),應(yīng)保證CP=1期間門G6的輸出狀態(tài)不變,不受D端狀態(tài)變化的影響。為此，在D=0的情況下，當(dāng)CP上升沿到達(dá)以后還要等門G4輸出的低電平返回到門G6的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號(hào)的保持時(shí)間為tHL≥tpd。在 D=1的情況下，由于CP上升沿到達(dá)

89、后G3的輸出將G4封鎖，所以不要求輸入信號(hào)繼續(xù)保持不變,故輸入高電平信號(hào)的保持時(shí)間tHH=0。 （3）傳輸延遲時(shí)間：由圖工作波形圖不難推算出，從CP上升沿到達(dá)時(shí)開始計(jì)算,輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時(shí)間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時(shí)間tPLH分別是:tPHL=3tpd tPLH=2tpd </p><p>　　（4）最高時(shí)鐘頻率：為保證由門G1～G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn)，CP高電

90、平的持續(xù)時(shí)間應(yīng)大于 tPHL,時(shí)鐘信號(hào)高電平的寬度tWH應(yīng)大于tPHL。而為了在下一個(gè)CP上升沿到達(dá)之前確保門G5和G6新的輸出 電平得以穩(wěn)定地建立，CP低電平的持續(xù)時(shí)間不應(yīng)小于門G4的傳輸延遲時(shí)間和tset之和，即時(shí)鐘信號(hào)低電平的寬度tWL≥tset+tpd，因此得到: </p><p>　　在實(shí)際集成觸發(fā)器中，每個(gè)門傳輸時(shí)間是不同的，并且作了不同形式的簡化，因此上面討論的結(jié)果只是一些定性的物理概念。其真實(shí)參數(shù)

91、由實(shí)驗(yàn)測(cè)定。綜上所述，對(duì)邊沿D觸發(fā)器歸納為以下幾點(diǎn)： </p><p>　　1.邊沿D觸發(fā)器具有接收并記憶信號(hào)的功能，又稱為鎖存器；www.8ttt8.com</p><p>　　2.邊沿D觸發(fā)器屬于脈沖觸發(fā)方式；www.8ttt8.com 3.邊沿D觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快。</p><p><b>　　5.2.2異

92、或門</b></p><p>　　異或門的作用是把兩路信號(hào)進(jìn)行比較，判斷是否相同。當(dāng)兩路信號(hào)輸入不同，即一個(gè)為高電平，一個(gè)為低電平時(shí)，異或門的輸出為高電平。反之，當(dāng)兩個(gè)輸入端信號(hào)相同，即同時(shí)為高電平或者同時(shí)為低電平時(shí)，異或門的輸出為低電平。</p><p>　　5.2.2.1基本原理</p><p>　　異或門電路有2個(gè)輸入端和1個(gè)輸出端。其中輸入和輸出

93、的邏輯關(guān)系是：兩個(gè)輸入信號(hào)相同時(shí)，輸出為0（低電平）；當(dāng)兩個(gè)輸入信號(hào)不同時(shí)，輸出為1（高</p><p>　　電平）。圖5.1為異或門電路。</p><p><b>　　圖5.1</b></p><p>　　5.2.2.2異或門邏輯符號(hào)</p><p>　　5.2.2.3邏輯表達(dá)式</p><p>

94、;　　5.2.2.4 真值表</p><p>　　5.3線性反饋移位寄存器</p><p>　　5.3.1什么是反饋移位寄存器 </p><p>　　ai表示二值（0，1）存儲(chǔ)單元，ai的個(gè)數(shù)n成為反饋移位寄存器的級(jí)。在某一時(shí)刻，這些級(jí)構(gòu)成該反饋移位寄存器的一個(gè)狀態(tài)，共有2n個(gè)可能狀態(tài)，每一個(gè)狀態(tài)對(duì)應(yīng)于域GF（2）上的一個(gè)n維向量，用（a1,a2,a3,…an

95、）表示。</p><p>　　在主時(shí)鐘周期的周期區(qū)間上，每一級(jí)存儲(chǔ)器ai都將內(nèi)容向下一級(jí)ai-1傳遞，并根據(jù)寄存器的當(dāng)前狀態(tài)f（a1,a2,a3,…an）作為an的下一時(shí)間內(nèi)容，即從一個(gè)狀態(tài)轉(zhuǎn)移到下一個(gè)狀態(tài)。其中函數(shù)f（a1,a2,a3,…an）稱為該反饋移位寄存器的反饋函數(shù)。 </p><p>　　5.3.2線性反饋移位寄存器</p><p>　　如果反饋函數(shù)f

96、（a1,a2,a3,…an）是a1,a2,a3,…an 的線性函數(shù)函數(shù)，則該反饋移位寄存器是線性反饋移位寄存器用LFSR表示，比如：f（a1,a2,a3,…an）=kna1⊕kn-1a2⊕….⊕k2an-1⊕k1an,其中系數(shù)ki∈{0，1}（i=1,2,3,…,n）。</p><p><b>　　5.3.3 性質(zhì)</b></p><p>　　1．移位寄存器序列　　&

97、lt;/p><p>　　反饋函數(shù)f（a1,a2,a3,…an）為n元布爾函數(shù)。在時(shí)鐘脈沖時(shí)，如果反饋移位寄存器的狀態(tài)為si=(ai,…..ai+n-1)則ai+n=f(ai,ai+1,...,ai+n-1), (2.1)　　 </p><p>　　這個(gè)ai+n 又是移位寄存器的輸入。在ai+n的驅(qū)動(dòng)下，移位寄存器的各個(gè)數(shù)據(jù)向前推進(jìn)一位，使?fàn)顟B(tài)變?yōu)閟i+1=(ai+1

98、,…..ai+n)，同時(shí)，整個(gè)移位寄存器的輸出為ai。由此得到的一系列數(shù)據(jù)：a1,a2,a3,…,an,…。該序列稱為滿足關(guān)系式（2.1）的一個(gè)反饋移位寄存器序列?！　?lt;/p><p><b>　　2．m序列　　</b></p><p>　　對(duì)于一個(gè)n級(jí)反饋移位寄存器來說，最多可以有2n個(gè)狀態(tài)，對(duì)于一個(gè)線性反饋移位寄存器來說，全“0”狀態(tài)不會(huì)轉(zhuǎn)入其他狀態(tài)，所以線性移位

99、寄存器的序列的最長周期為2n-1。當(dāng)n級(jí)線性移位寄存器產(chǎn)生的序列{ai}的周期為T=2n-1時(shí)，稱{ai}為n級(jí)m序列?！　?lt;/p><p>　　已經(jīng)證明，n級(jí)m序列{ai}具有以下性質(zhì)：　　</p><p>　　在一個(gè)周期內(nèi)，0，1出現(xiàn)次數(shù)分別為2n-1-1次和2n-1次；　　</p><p>　　在一個(gè)周期圈內(nèi)，總游程（是指一個(gè)元素連續(xù)出現(xiàn)的次數(shù)）數(shù)為2n-1，

100、對(duì)1≤i≤n-2，長度為i的游程有2n-i-1個(gè)，且0，1游程各半，長為n-1的0游程1個(gè)長為n的1游程1個(gè)；　　</p><p>　　所以可以看出，該序列滿足Golomb的三個(gè)公設(shè)，具有良好的隨機(jī)特性?！　‘?dāng)反饋函數(shù)f（a1,a2,a3,…an）為非線性函數(shù)時(shí)，便構(gòu)成非線性移位寄存器，其輸出序列為非線性序列。輸出序列的周期最大可達(dá)2n，并稱周期達(dá)到最大值的非線性移位寄存器序列為m序列。在m序列的一個(gè)周期內(nèi)，0和

101、1的個(gè)數(shù)是相同的。在一個(gè)周期圈內(nèi)，總游程數(shù)為2n-1，對(duì)1≤i≤n-2，長度為i的游程有2n-i-1個(gè)，且0，1游程各半，長為n-1的游程不存在，長度為n的0游程和1游程各一個(gè)?！　?lt;/p><p>　　3. 特征多項(xiàng)式　　</p><p>　　對(duì)于線性反饋移位寄存器的輸出序列{ai}滿足遞推關(guān)系an+i= cnai⊕cn-1ai+1⊕….⊕c2an-2+i⊕c1an-1+i,對(duì)于任意i≥

102、1成立。其中c0=1，成為該線性移位寄存器或者該遞推關(guān)系的特征多項(xiàng)式，當(dāng)cn≠0時(shí)，線性移位寄存器是非奇異的，有時(shí)也稱非奇異的線性移位寄存器是非退化的。</p><p><b>　　6 偽隨機(jī)信號(hào)</b></p><p><b>　　6.1 偽隨機(jī)信號(hào)</b></p><p>　　偽隨機(jī)信號(hào)具有類似于隨機(jī)噪聲的一些統(tǒng)計(jì)特性

103、，同時(shí)又便于重復(fù)產(chǎn)生和處理。目前廣泛使用的偽隨機(jī)信號(hào)都是由數(shù)字電路產(chǎn)生的周期序列得到的。</p><p>　　m序列是最有名和最簡單的,也是研究的最透徹的序列。m序列還是研究其它序列的基礎(chǔ)。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少(對(duì)于本原多項(xiàng)式的階數(shù)小于等于13的m序列，互為優(yōu)選對(duì)的序列數(shù)不多于6)，且線性復(fù)雜度很小。</p><p>　　偽隨機(jī)信號(hào)是一種長周期

104、信號(hào), 若觀測(cè)時(shí)間大于一個(gè)周期,便是確定性周期信號(hào),并顯示出它的非隨機(jī)性,若觀測(cè)時(shí)間小于一個(gè)周期,它便是真實(shí)的隨機(jī)二進(jìn)制信號(hào)。偽隨機(jī)信號(hào)x ( t) 與隨機(jī)二進(jìn)制信號(hào)y ( t) 的區(qū)別如圖1 所示。在鉆柱系統(tǒng)辨識(shí)中, 正是要用到偽隨機(jī)信號(hào)的隨機(jī)性。偽隨機(jī)信號(hào)是以零對(duì)稱的正、負(fù)兩電平信號(hào)x ( t) ,它的產(chǎn)生分成兩步, 首先通過反饋式移位寄存器獲得“1”、“0”兩狀態(tài)信號(hào),然后,通過電平轉(zhuǎn)移把“1”轉(zhuǎn)換成正電平、把“0”轉(zhuǎn)換成對(duì)稱的負(fù)

105、電平。下面僅討論1”、“0”兩狀態(tài)信號(hào)的產(chǎn)生。在圖2 中,從n 級(jí)移位寄存器的第n 級(jí)和第k 級(jí)取出信號(hào),進(jìn)行模2 相加后,反饋至第1 級(jí),當(dāng)輸入移位時(shí)鐘脈沖后,在移位寄存器各級(jí)的輸出端Q ,得到2 n - 1 位偽隨機(jī)信號(hào)。所謂模2 相加就是表1 所示真值表完成的邏輯運(yùn)算。圖3 是n = 4 , k = 3 時(shí),4 級(jí)偽隨機(jī)信號(hào)產(chǎn)生的邏輯框圖。圖3 ( a) 是初始狀態(tài); 圖3 ( b) 為第一個(gè)移位時(shí)鐘脈沖加入后各級(jí)的變化狀態(tài); 圖

106、3 ( c) 、( d) 是第二、三個(gè)移位時(shí)鐘脈沖加入后各級(jí)移位寄存器狀態(tài)右移的情況。以后移位時(shí)鐘</p><p>　　4 級(jí)移位寄存器, 每1 級(jí)輸出均有15 個(gè)狀態(tài), 到了第16 個(gè)狀態(tài)便開始重復(fù)。推廣到n級(jí)反饋式移位寄存器,在反饋線取得合適時(shí),可得到最大長度信號(hào)。其長度N 為N = 2 n - 1若移位時(shí)鐘脈沖周期為Δt , 則偽隨機(jī)信號(hào)的周期T 為</p><p><b>

107、;　　T = NΔt</b></p><p>　　圖2 　n 級(jí)移位寄存器</p><p>　　表1 模2相加真值表</p><p>　　圖1 　偽隨機(jī)信號(hào)x ( t) 與隨機(jī)二進(jìn)制信號(hào)y ( t)</p><p>　　圖3 4 級(jí)偽隨機(jī)信號(hào)產(chǎn)生的邏輯框圖</p><p>　　按照?qǐng)D2 所示邏輯框圖,得到