基于vhdl語(yǔ)言信號(hào)發(fā)生器的設(shè)計(jì)--eda課程設(shè)計(jì)

1、<p>　　基于VHDL語(yǔ)言信號(hào)發(fā)生器的設(shè)計(jì)</p><p>　　1、設(shè)計(jì)目的 1) 掌握使用EDA工具設(shè)計(jì)信號(hào)發(fā)生器系統(tǒng)的設(shè)計(jì)思路和設(shè)計(jì)方法，體會(huì)使用EDA綜合過(guò)程中電路設(shè)計(jì)方法和設(shè)計(jì)思路的不同，理解層次化設(shè)計(jì)理念。</p><p>　　2) 熟悉在Quartus II環(huán)境中，用文本輸入方式與原理圖輸入方式完成電路的設(shè)計(jì)，同時(shí)掌握使用這兩種方式相結(jié)合的EDA設(shè)計(jì)思路。&

2、lt;/p><p>　　3) 通過(guò)這一部分的學(xué)習(xí)，對(duì)VHDL語(yǔ)言的設(shè)計(jì)方法進(jìn)行進(jìn)一步的學(xué)習(xí)，對(duì)其相關(guān)語(yǔ)言設(shè)計(jì)規(guī)范進(jìn)行更深層次的掌握，能夠更加熟練的做一些編程設(shè)計(jì)2、設(shè)計(jì)的主要內(nèi)容和要求 通過(guò)使用VHDL語(yǔ)言及Quartus II軟件，設(shè)計(jì)多功能信號(hào)發(fā)生器的每個(gè)模塊，將正弦波模塊，方波模塊，三角波模塊，階梯波模塊創(chuàng)建相應(yīng)的元件符號(hào)，同時(shí)設(shè)計(jì)好4選1數(shù)據(jù)選擇器模塊，再通過(guò)原理圖輸入方式，將各個(gè)模塊組合起來(lái)，設(shè)計(jì)

3、成一個(gè)完整的多種信號(hào)發(fā)生器電路，同時(shí)將各個(gè)模塊單獨(dú)進(jìn)行仿真，設(shè)計(jì)各個(gè)模塊的仿真波形，最后進(jìn)行總原理圖電路仿真，設(shè)計(jì)該信號(hào)發(fā)生器的總的仿真波形。</p><p>　　信號(hào)發(fā)生器:體現(xiàn)在它能自動(dòng)的實(shí)現(xiàn)四種波形的轉(zhuǎn)換。</p><p>　　根據(jù)題目的分析與整體構(gòu)思可知，要完成設(shè)計(jì)任務(wù)必須完成以下要求： </p><p>　　1、設(shè)計(jì)好用

4、于波形切換的四路數(shù)據(jù)選擇器selector4_1；</p><p>　　2、設(shè)計(jì)好用于總電路設(shè)計(jì)的各個(gè)信號(hào)輸出模塊；</p><p>　　3、設(shè)計(jì)好數(shù)模（D/A）轉(zhuǎn)換器。3、整體設(shè)計(jì)方案</p><p>　　基本設(shè)計(jì)方案：在現(xiàn)有單一信號(hào)發(fā)生器的基礎(chǔ)上，加上其它信號(hào)模塊，通過(guò)組合與設(shè)計(jì)，用數(shù)模轉(zhuǎn)換器（D/A）將選中的信號(hào)源發(fā)出的信號(hào)由數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，再用示波

5、器顯示出來(lái)，其信號(hào)發(fā)生器的結(jié)構(gòu)框圖如圖3.1所示。</p><p>　　信號(hào)發(fā)生器由各個(gè)單一信號(hào)模塊組合而成，其中信號(hào)產(chǎn)生模塊將產(chǎn)生所需的各種信號(hào)，信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)對(duì)四種信號(hào)的選擇。最后將波形數(shù)據(jù)送入D/A轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。用示波器測(cè)試D/A轉(zhuǎn)換器的輸出，可以觀測(cè)到4種信號(hào)的輸出。</p><p>　　圖3.1 信號(hào)發(fā)

6、生器結(jié)構(gòu)框圖</p><p>　　通過(guò)查找資料把各類(lèi)信號(hào)模塊的程序輸入到Quartus Ⅱ中進(jìn)行運(yùn)行仿真，每一步都要慎重小心，錯(cuò)誤難免的，還需要通過(guò)課本和資料一一更正。</p><p>　　最后，在前面模塊做好的基礎(chǔ)上再考慮如何輸出波形的問(wèn)題，通過(guò)對(duì)四種波形采樣就可以得到。</p><p>　　4、硬件電路的設(shè)計(jì)與軟件設(shè)計(jì)</p><p>　

7、　根據(jù)題目分析與整體構(gòu)思可知，要完成設(shè)計(jì)任務(wù)必須設(shè)計(jì)出以下模塊： 4.1正弦波發(fā)生器的實(shí)現(xiàn)</p><p>　　該模塊產(chǎn)生以64個(gè)時(shí)鐘為一個(gè)周期的正弦波。</p><p>　　其VHDL語(yǔ)言源程序代碼如下所示：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL

8、;--打開(kāi)庫(kù)文件</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY sinqi IS</p><p>　　PORT ( clk : IN STD_LOGIC;--聲明clk是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口 clr : IN STD_LOGIC; --聲明clr是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口&l

9、t;/p><p>　　d : OUT integer range 0 to 255); --聲明d是標(biāo)準(zhǔn)邏輯向量類(lèi)型的 --輸出端口</p><p>　　END sinqi;</p><p>　　ARCHITECTURE sinb OF sinqi IS</p><p><b>　　BEGIN</b>&l

10、t;/p><p>　　PROCESS(clr,clk)</p><p>　　variable temp:integer range 0 to 63;</p><p><b>　　BEGIN</b></p><p>　　IF clr='0' THEN d<=0; --cl

11、r為低電平d為0</p><p>　　ELSIF clk'EVENT AND clk= '1' THEN --clk為上升沿</p><p>　　IF temp=63 THEN temp:=0;</p><p><b>　　ELSE</b></p><p>　　temp:=temp+1;<

12、;/p><p><b>　　END IF;</b></p><p>　　CASE temp IS</p><p>　　when 00=>d<=255;when 01=>d<=254;when 02=>d<=252;</p><p>　　when 03=>d<=249;whe

13、n 04=>d<=245;when 05=>d<=239;</p><p>　　when 06=>d<=233;when 07=>d<=225;when 08=>d<=217;</p><p>　　when 09=>d<=207;when 10=>d<=197;when 11=>d<=186;&

14、lt;/p><p>　　when 12=>d<=174;when 13=>d<=162;when 14=>d<=150;</p><p>　　when 15=>d<=137;when 16=>d<=124;when 17=>d<=112;</p><p>　　when 18=>d<=99

15、;when 19=>d<=87;when 20=>d<=75;</p><p>　　when 21=>d<=64;when 22=>d<=53;when 23=>d<=43;</p><p>　　when 24=>d<=34;when 25=>d<=26;when 26=>d<=19;</

16、p><p>　　when 27=>d<=13;when 28=>d<=8;when 29=>d<=4;</p><p>　　when 30=>d<=1;when 31=>d<=0;when 32=>d<=0;</p><p>　　when 33=>d<=1;when 34=>d&l

17、t;=4;when 35=>d<=8;</p><p>　　when 36=>d<=13;when 37=>d<=19;when 38=>d<=26;</p><p>　　when 39=>d<=34;when 40=>d<=43;when 41=>d<=53;</p><p>　　

18、when 42=>d<=64;when 43=>d<=75;when 44=>d<=87;</p><p>　　when 45=>d<=99;when 46=>d<=112;when 47=>d<=124;</p><p>　　when 48=>d<=137;when 49=>d<=150;wh

19、en 50=>d<=162;</p><p>　　when 51=>d<=174;when 52=>d<=186;when 53=>d<=197;</p><p>　　when 54=>d<=207;when 55=>d<=217;when 56=>d<=225;</p><p>　

20、　when 57=>d<=233;when 58=>d<=239;when 59=>d<=245;</p><p>　　when 60=>d<=249;when 61=>d<=252;when 62=>d<=254;</p><p>　　when 63=>d<=255;when others=>nul

21、l; --當(dāng)temp值不是選擇值，Q作未知</p><p><b>　　--處理</b></p><p>　　END CASE; </p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　

22、END sinb;</b></p><p>　　4.2 方波信號(hào)發(fā)生器的實(shí)現(xiàn)</p><p>　　該模塊產(chǎn)生方波，是通過(guò)交替送出全0和全1實(shí)現(xiàn)，每16個(gè)時(shí)鐘翻轉(zhuǎn)一次。</p><p>　　其VHDL語(yǔ)言源程序代碼如下所示：</p><p>　　LIBRARY IEEE;--打開(kāi)庫(kù)文件</p><p>　　U

23、SE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY fangboqi IS</p><p>　　PORT (clk: IN STD_LOGIC;--聲明clk是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口</p><p>　　clr: IN

24、 STD_LOGIC;--聲明clr是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口 </p><p>　　q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--聲明q是標(biāo)準(zhǔn)邏輯 --向量類(lèi)型的輸出端口</p><p>　　END fangboqi;</p><p>　　ARCHITECTURE fangbo1 OF fangboqi IS

25、 --結(jié)構(gòu)體說(shuō)明</p><p>　　SIGNAL a: STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk,clr)</p><p>　　VARIABLE tmp:std_logic_vector(3 downto 0); -

26、-變量定義</p><p><b>　　BEGIN</b></p><p>　　IF clr='0' THEN a<='0';</p><p>　　ELSIF clk'event AND clk= '1' THEN --clk為上升沿</p>

27、;<p>　　IF tmp="1111" THEN tmp:="0000";</p><p><b>　　ELSE</b></p><p>　　tmp:=tmp+1;</p><p><b>　　END IF;</b></p><p>　　IF

28、 tmp<"1000" THEN</p><p><b>　　a<='1';</b></p><p><b>　　ELSE</b></p><p><b>　　a<='0';</b></p><p><

29、b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clk,a)</p><p><b>　　BEGIN</b></p><p>　　IF cl

30、k'event AND clk= '1' THEN --clk為上升沿</p><p>　　IF a='1' THEN</p><p>　　q<="11111111"; --q賦值</p><p><b>

31、;　　ELSE</b></p><p>　　q<="00000000"; --q賦值</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　

32、　END PROCESS; --結(jié)束進(jìn)程</p><p>　　END fangbo1; --結(jié)束結(jié)構(gòu)體</p><p>　　4.3 三角波信號(hào)發(fā)生器的實(shí)現(xiàn)</p><p>　　該模塊產(chǎn)生的三角波形以64個(gè)時(shí)鐘為一

33、個(gè)周期，輸出q每次加減8</p><p>　　其VHDL語(yǔ)言源程序代碼如下所示：</p><p>　　LIBRARY IEEE; --打開(kāi)庫(kù)文件</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p>&

34、lt;p>　　ENTITY sjbo IS</p><p>　　PORT (clk : IN STD_LOGIC;--聲明clk是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口</p><p>　　clr : IN STD_LOGIC;--聲明clr是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口 </p><p>　　q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--聲明q

35、是標(biāo)準(zhǔn)邏輯 --向量類(lèi)型的輸出端口</p><p><b>　　END sjbo;</b></p><p>　　ARCHITECTURE sjqi OF sjbo IS --結(jié)構(gòu)體說(shuō)明</p><p><b>　　BEGIN</b></p><p>

36、;　　PROCESS(clk,clr)</p><p>　　VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); --變量說(shuō)明</p><p>　　VARIABLE a:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　IF clr='0&

37、#39; THEN tmp:="00000000"; </p><p>　　ELSIF clk'event AND clk='1' THEN --clk為上升沿</p><p>　　IF a='0' THEN</p><p>　　IF tmp="11111000&qu

38、ot; THEN</p><p>　　tmp:="11111111";</p><p><b>　　a:='1';</b></p><p><b>　　ELSE</b></p><p>　　tmp:=tmp+8;</p><p><b

39、>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　IF tmp="00000111" THEN</p><p>　　tmp:="00000000";</p><p><b>　　a:='0';

40、</b></p><p><b>　　ELSE</b></p><p>　　tmp:=tmp-8;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　

41、END IF;</b></p><p>　　q<=tmp; --q賦值</p><p>　　END PROCESS;</p><p><b>　　END sjqi;</b></p><p>　　4.4 階梯波信號(hào)發(fā)生器的實(shí)現(xiàn)</p><p>　　該模塊產(chǎn)生的是階梯波形。<

42、;/p><p>　　其VHDL語(yǔ)言源程序代碼如下所示：</p><p>　　LIBRARY IEEE;--打開(kāi)庫(kù)文件</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY jiet

43、iboqi IS</p><p>　　PORT (clk : IN STD_LOGIC;--聲明clk是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口</p><p>　　clr : IN STD_LOGIC;--聲明clr是標(biāo)準(zhǔn)邏輯位類(lèi)型的輸入端口</p><p>　　Q: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p&g

44、t;　　END jietiboqi;</p><p>　　ARCHITECTURE jietibo OF jietiboqi IS --結(jié)構(gòu)體說(shuō)明</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk,clr)</p><p>　　VARIABLE tmp:

45、STD_LOGIC_VECTOR(7 DOWNTO 0); --變量定義</p><p><b>　　BEGIN</b></p><p>　　IF clr='0' THEN tmp:="00000000";--變量賦值</p><p>　　ELSE IF clk'event AND clk='

46、1' THEN --clk為上升沿 </p><p>　　IF tmp="11111111" THEN </p><p>　　tmp:="00000000"; </p><p><b>　　ELSE</b></p><p>　　t

47、mp:=tmp+30; </p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　Q<=tmp; </p>&l

48、t;p>　　END PROCESS; --結(jié)束進(jìn)程</p><p>　　END jietibo;</p><p>　　4.5 四選一數(shù)據(jù)選擇器的實(shí)現(xiàn)</p><p>　　該模塊的VHDL語(yǔ)言源程序代碼如下所示：</p><p>　　LIBRARY IEEE;

49、 --打開(kāi)庫(kù)文件</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY selector4_1 IS --實(shí)體說(shuō)明</p><p>　　PORT( --端口說(shuō)明</p><

50、p>　　sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　D0,D1,D2,D3:IN STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END selector4_1;</p>

51、<p>　　ARCHITECTURE one OF selector4_1 IS --結(jié)構(gòu)體說(shuō)明</p><p><b>　　BEGIN</b></p><p>　　PROCESS(sel, D0,D1,D2,D3)</p><p><b>　　BEGIN</b></p>&l

52、t;p>　　CASE sel IS</p><p>　　WHEN "00"=>Q<=D0;</p><p>　　WHEN "01"=>Q<=D1;</p><p>　　WHEN "10"=>Q<=D2;</p><p>　　WHEN &quo

53、t;11"=>Q<=D3;</p><p>　　WHEN others =>Q<=null; --當(dāng)sel的值不是選擇值時(shí)，Q作未知處理</p><p><b>　　END CASE;</b></p><p>　　END PROCESS;</p><p><b>　　E

54、ND one;</b></p><p>　　4.6 數(shù)模轉(zhuǎn)換器（D/A）</p><p>　　圖4.6 數(shù)模轉(zhuǎn)換器DAC0832的連接電路圖</p><p>　　選擇一個(gè)D/A轉(zhuǎn)換器，將數(shù)據(jù)選擇器的輸出信號(hào)與D/A轉(zhuǎn)換器的輸入端相連接，D/A轉(zhuǎn)換器的可選擇范圍很寬，這里選擇常用的DAC0832，其DAC0832的連接電路如上圖4.6所示。</p&g

55、t;<p>　　4.7 信號(hào)發(fā)生器程序流程框圖</p><p>　　當(dāng)輸入端有時(shí)鐘信號(hào)輸入時(shí)，各個(gè)信號(hào)發(fā)生器模塊獨(dú)立運(yùn)行，獨(dú)立存在，發(fā)出各種信號(hào)，這些信號(hào)作為數(shù)據(jù)選擇器的輸入信號(hào)，在數(shù)據(jù)選擇器的作用下，波形切換到相應(yīng)的模塊輸出，再通過(guò)數(shù)模轉(zhuǎn)換器（D/A），將通過(guò)示波器顯示出相應(yīng)的波形圖，其程序流程圖如下圖4.7所示：</p><p>　　圖4.7 信號(hào)發(fā)生器程序流程框圖<

56、;/p><p><b>　　5、系統(tǒng)仿真</b></p><p>　　通過(guò)QuartusⅡ軟件設(shè)計(jì)出各個(gè)模塊的原理圖及其相關(guān)仿真波形示意圖如下：</p><p>　　在Quartus II的軟件環(huán)境下，通過(guò)文本方式編寫(xiě)各個(gè)信號(hào)波形模塊的VHDL</p><p>　　語(yǔ)言源程序，且進(jìn)行仿真。</p><p&

57、gt;　　接下來(lái)將各個(gè)信號(hào)波形模塊產(chǎn)生相應(yīng)的元件符號(hào)，新建一個(gè)工程，加載上述模塊，利用原理圖輸入法生成整體多波形信號(hào)發(fā)生器。</p><p>　　5.1正弦波發(fā)生器的原理圖及其仿真波形圖：</p><p>　　正弦波信號(hào)發(fā)生器的原理圖如下圖所示：</p><p>　　圖5.1.1正弦波信號(hào)發(fā)生器原理圖</p><p>　　正弦波信號(hào)發(fā)生器的仿

58、真波形圖如下圖所示：</p><p>　　圖5.1.2正弦波信號(hào)發(fā)生器仿真波形圖</p><p>　　Clk由0到1交替變更，clr 一直處于高電平狀態(tài)，Q端則由00001000到00010000并依次加00001000</p><p>　　5.2方波發(fā)生器的原理圖及其仿真波形圖：</p><p>　　方波信號(hào)發(fā)生器的原理圖如下圖所示：<

59、;/p><p>　　圖5.2.1方波信號(hào)發(fā)生器的原理圖</p><p>　　方波信號(hào)發(fā)生器的仿真波形圖如下圖所示：</p><p>　　圖5.2.2方波信號(hào)發(fā)生器的仿真波形圖</p><p>　　Clk由0到1交替變更，clr 一直處于高電平狀態(tài)，q端則由00000000到11111111并依次交替下去</p><p>　

60、　5.3三角波發(fā)生器的原理圖及其仿真波形圖：</p><p>　　三角波信號(hào)發(fā)生器的原理圖如下圖所示：</p><p>　　圖5.3.1三角波信號(hào)發(fā)生器的原理圖</p><p>　　三角波信號(hào)發(fā)生器的仿真波形圖如下圖所示：</p><p>　　圖5.3.2 三角波信號(hào)發(fā)生器的仿真波形圖</p><p>　　Clk、cl

61、r均同時(shí)由0到1交替變更Q端則由00000000到00000001并依次加00000001進(jìn)行下去</p><p>　　5.4階梯波發(fā)生器的原理圖及其仿真波形圖</p><p>　　階梯波信號(hào)發(fā)生器的原理圖如下圖所示：</p><p>　　圖5.4.1階梯波信號(hào)發(fā)生器的原理圖</p><p>　　階梯波信號(hào)發(fā)生器的仿真波形圖如下圖5.8所示：

62、</p><p>　　圖5.4.2 階梯波信號(hào)發(fā)生器的仿真波形圖</p><p>　　Clk由0到1交替變更，clr 一直處于高電平狀態(tài)，Q端從00000000開(kāi)始則高四位依次由0001每次加0010進(jìn)行下去，第四位依次由1110每次減0010進(jìn)行下去。</p><p>　　5.5 4選1數(shù)據(jù)選擇器的原理圖及其仿真波形圖</p><p>　

63、　4選1數(shù)據(jù)選擇器的原理圖如下圖所示：</p><p>　　圖5.5.1 4選1數(shù)據(jù)選擇器的原理圖</p><p>　　4選1數(shù)據(jù)選擇器的仿真波形圖如下圖所示：</p><p>　　圖5.5.2 4選1數(shù)據(jù)選擇器的仿真圖</p><p>　　sel由00每次加01交替變更，依次選擇Q的輸出值。</p><p>　　

64、5.6信號(hào)發(fā)生器的原理圖及其仿真波形圖</p><p>　　整體信號(hào)發(fā)生器的原理圖如下圖所示：</p><p>　　圖5.6.1信號(hào)發(fā)生器原理圖</p><p>　　整體信號(hào)發(fā)生器的仿真波形圖如下圖所示：</p><p>　　圖5.6.2多功能信號(hào)發(fā)生器的仿真圖 </p><p>　　clk由0到1交替變更，clr 一

65、直處于高電平狀態(tài)，Q端則由56每次加8依次進(jìn)行下去。</p><p><b>　　6、使用說(shuō)明 </b></p><p>　　6.1 從Quartus II軟件環(huán)境中編寫(xiě)各個(gè)相關(guān)信號(hào)模塊的VHDL語(yǔ)言源程序及生成相關(guān)模塊的元件符號(hào)名稱(chēng)：</p><p>　　sinqi： 正弦波信號(hào)發(fā)生器模塊；</p><p

66、>　　fangboqi： 方波信號(hào)發(fā)生器模塊；</p><p>　　sjqi1： 三角波信號(hào)發(fā)生器模塊；</p><p>　　jietiboqi： 階梯波信號(hào)發(fā)生器模塊；</p><p>　　selector4_1: 四選一數(shù)據(jù)選擇器輸出模塊；</p><p>　　多功能信號(hào)發(fā)生器輸出波形可以由sel

67、中位的組合形式選擇，從而控制信號(hào)發(fā)生器波形的輸出，通過(guò)sel的不同值可以選取正弦波信號(hào)發(fā)生器模塊、方波信號(hào)發(fā)生器模塊、正弦波信號(hào)發(fā)生器模塊及三角波信號(hào)發(fā)生器模塊、</p><p>　　6.2整體電路的綜合分析</p><p>　　在Quartus II軟件環(huán)境原理圖輸入方式中放置各個(gè)元件符號(hào)，放置輸入和輸出接口、組合各個(gè)信號(hào)模塊、連線、編譯、建立波形仿真圖、仿真。</p>&

68、lt;p>　　所有的操作都是在Quartus II軟件環(huán)境中進(jìn)行，輸入信號(hào)從各個(gè)信號(hào)發(fā)生器模塊輸入端輸入，通過(guò)數(shù)據(jù)選擇器輸出所選擇的的信號(hào)來(lái)切換輸出相應(yīng)波形的輸出，在通過(guò)數(shù)模轉(zhuǎn)換器（D/A）將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，最后由示波器顯示相應(yīng)的波形。</p><p><b>　　7、總結(jié)</b></p><p>　　在本次課程設(shè)計(jì)中，我的設(shè)計(jì)較好地完成了既定目標(biāo)，能夠

69、產(chǎn)生正弦波、方波、三角波和階梯波波形，很成功的完成系統(tǒng)的功能實(shí)現(xiàn)。通過(guò)該課程設(shè)計(jì)使我全面熟悉、掌握了VHDL語(yǔ)言基本知識(shí)，掌握利用VHDL語(yǔ)言對(duì)信號(hào)發(fā)生器的編程和時(shí)序邏輯電路的編程，把編程和實(shí)際結(jié)合起來(lái)，熟悉編制和調(diào)試程序的技巧，掌握分析結(jié)果的若干有效辦法，進(jìn)一步提高動(dòng)手能力，培養(yǎng)使用設(shè)計(jì)綜合電路的能力，養(yǎng)成提供文檔資料的習(xí)慣和規(guī)范編程的思想。</p><p>　　在設(shè)計(jì)的過(guò)程中，也遇到了很多問(wèn)題，在同學(xué)和指導(dǎo)老

70、師的幫助下，都一一得到了解決。從選題到定稿，從了解到熟悉，用了大概一個(gè)星期的時(shí)間，在這段時(shí)間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。當(dāng)然此次設(shè)計(jì)也體現(xiàn)出我平時(shí)學(xué)習(xí)中有許多不足和欠缺之處，此后需通過(guò)學(xué)習(xí)來(lái)查漏補(bǔ)缺。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 江國(guó)強(qiáng).EDA技術(shù)與應(yīng)用(M）.電子工業(yè)出版社，2010.20（3）：36-39 &

71、lt;/p><p>　　[2] 趙建東,陳小樂(lè).基于Internet的智能家庭網(wǎng)絡(luò)控制器的實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用, 2002,34(12) ：23-25.</p><p>　　[3] 李永東,岳繼光,李炳宇.PIC單片機(jī)在樓宇對(duì)講系統(tǒng)中的應(yīng)用[J].電</p><p>　　[4] 李強(qiáng)華，張根寶，段力．基于單片機(jī)控制的樓宇對(duì)講系統(tǒng)的設(shè)計(jì)[J].電氣應(yīng)用，2007，12