eda拔河比賽課程設計

1、<p><b>　　目 錄</b></p><p>　　摘要…………………………………………………………………2</p><p>　　1課程設計的任務和基本要求………………………………… 2</p><p>　　1.1設計目的……………………………………………… 2 </p><p>　　1.

2、2設計要求……………………………………………… 3</p><p>　　1.3設計方案……………………………………………… 3</p><p>　　2設計過程…………………… 3</p><p>　　2.1 總體設計……………………………………………… 3</p><

3、;p>　　2.2主要模塊設計…………………………………………… 4</p><p>　　2.2.1模塊1……………………………………………… 4</p><p>　　2.2.2模塊2……………………………………………… 6</p><p>　　2.2.3模塊3……………………………………………… 7</

4、p><p>　　2.2.3模塊4……………………………………………… 8</p><p>　　2.3整體電路圖塊………………………………………… 10</p><p>　　3 系統(tǒng)仿真……………………………………………… 13</p><p>　　4 電路功能驗證……………………………………………… 15&l

5、t;/p><p>　　5心得體會……………………………………………… 17</p><p>　　參考文獻……………………………………………… 18</p><p><b>　　摘 要</b></p><p>　　EDA是電子設計自動化（Electronic Dedign Automat

6、ion）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。</p><p>　　20世紀90年代，國際上電子和計算機技術較先進的國家一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大的成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些

7、器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性，這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大的改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了EDA技術的迅速發(fā)展。</p><p>　　EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動完成邏輯編譯、簡化、分割、綜合、優(yōu)化、布局、布線、和

8、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率好可操作性，減輕了設計者的勞動強度。</p><p>　　利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或者PCB版圖的整個過程的計算機上自動處理完成。</p><p>　　現(xiàn)在對E

9、DA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。我們學習EDA就是為了以后更好的進行電子信息設計控制工作。這門學科需要有堅實厚重的理論功底做依托，同時不能忽視實踐的必要性。任何一門工科性質的技術都不能離開實際操作，在發(fā)現(xiàn)問

10、題解決問題的過程中可以檢驗并鞏固我們的理論知識，并提高實際創(chuàng)造創(chuàng)新能力?；谝陨显?，學院認真組織本次課程設計活動。通過一些小的設計學生對EDA這門課程和技術由感性認識上升到理性認識并有初步的設計能力。</p><p>　　1課程設計的任務和基本要求</p><p><b>　　1.1設計目的</b></p><p>　　通過設計一個簡易拔河比

11、賽游戲機</p><p>　　熟練掌握EDA軟件QUARTUS II的使用方法；</p><p>　　能利用EDA軟件QUARTUS II進行一個電子技術綜合問題的設計；</p><p>　　(3)掌握FPGA系統(tǒng)各種外圍接口的靈活運用,培養(yǎng)實驗的仿真及下載技能。</p><p>　　(4) 掌握按鍵分配、CLOCK調用、LED數(shù)碼管等外圍接

12、口的Verilog HDL語言編程；</p><p>　?。?）通過軟件編程和仿真理解并體會VHDL語言的常用編寫語言和語法規(guī) ；</p><p>　　(6)培養(yǎng)分析、尋找和排除電子電路中常見故障的能力；</p><p><b>　　1.2設計要求</b></p><p>　　1 設計一個能進行拔河游戲的電路。<

13、/p><p>　　2 電路使用15個(或9個)發(fā)光二極管（機器限制的話可以選用六個發(fā)光二極管）</p><p>　　開機后只有中間一個發(fā)亮，此即拔河的中心點。</p><p>　　3 游戲雙方各持一個按鈕，迅速地、不斷地按動，產生脈沖，誰按得快，亮點就向誰的方向移動，每按一次，亮點移動一次。</p><p>　　4 亮點移到任一方終端二極管

14、時，這一方就獲勝，此時雙方按鈕均無作用，輸出保持，只有復位后才使亮點恢復到中心。</p><p>　　5 用數(shù)碼管顯示獲勝者的盤數(shù)，并設置復位按鈕。</p><p><b>　　1.3設計方案</b></p><p><b>　　設計方案 一</b></p><p>　　按鈕信號即輸入的脈沖信號

15、，每按一次按鈕都應能進行有效的計數(shù)。用可逆計數(shù)器的加、減計數(shù)輸入端分別接受兩路脈沖信號，可逆計數(shù)器原始輸出狀態(tài)為0000，經譯碼器輸出，使中間一只二極管發(fā)亮。當計數(shù)器進行加法計數(shù)時，亮點向右移；進行減法計數(shù)時，亮點向左移。由一個控制電路指示誰勝誰負，當亮點移到任一方終端時，由控制電路產生一個信號，使計數(shù)器停止計數(shù)。將雙方終端二極管“點亮”信號分別接兩個計數(shù)器的“使能”端，當一方取勝時，相應的計數(shù)器進行一次計數(shù)，這樣得到雙方取勝次數(shù)的顯示

16、。設置一個“復位”按鈕，使亮點回到中心，取勝計數(shù)器也要設置一個“復位”按鈕，使之能清零。</p><p><b>　　設計方案 二</b></p><p>　　設置兩個按鈕分別代表兩個選手，用按鈕高電平信號輸出表示選手用力一次。將兩個按鈕信號分別接入兩個計數(shù)器，用來存儲他們的的用力情況。然后將他們的用力情況接入一個比較模塊的兩個輸入端，假設一方比另一方多用力一次，那

17、么將亮點向該方向移位一次。他們用力情況比較即結果處理的全部可能可以全部列出。這樣拔河較量的過程和結果就可以通過亮點的變化表示出來。然后需要在任意一方勝利時設定兩名選手的按鍵功能失效。只有復位接觸這處設定后才能再次按鍵比賽。同時設定在一方勝利時給出勝利信號，作為一個上升脈沖接入勝利次數(shù)計數(shù)器。計數(shù)器輸出通過譯碼器后在LED數(shù)碼管上顯示出來。勝利計數(shù)器的復位端口獨立設為勝利次數(shù)顯示復位鍵。</p><p>　　通過比

18、較，我個人認為第二種方法得心應手，設計思路更簡單，更條理，所以采用第二種設計方案。</p><p>　　2設計過程……………………</p><p><b>　　2.1 總體設計</b></p><p>　?。?）先設計一個分頻器，用來對比賽信號的輸出頻率進行控制?？梢赃@樣理解：我要怎樣認為參賽一方獲得了暫時的領先優(yōu)勢呢，答案是我可以設計參賽方按

19、鍵若干次后才認為亮點向它那方移動一次。這樣可以更真實的反應比賽過程。這個設想我通過分頻器來實現(xiàn)。當然，老師給出的要求是領先按一次就認為亮點移動一次，我就可以直接把我的分頻器改為不變分頻，這樣只需在分頻程序里改動一點數(shù)據(jù)即可，也容易做到。為了硬件驗證的簡單同時兼顧程序的可擴展性，我這里的分頻器以三分頻來設計。即先設計一個三分頻器。</p><p>　?。?）設計一個四位16進制計數(shù)器。這個東西因為有之前的實驗基礎，

20、思路相對比較清晰。復位端，使能端和進位輸出端都保存設計，方便以后任意選擇性使用。</p><p>　?。?）設計一個比較模塊。這個模塊主要為了對雙方選手的用力情況進行一個比較。優(yōu)勢情況不同，經過比較，參賽方的優(yōu)勢可以通過電子繩的中心即一排二極管的亮點的移動來體現(xiàn)。這個只需要把選手的所有可能優(yōu)勢情況列出，并寫出對應的亮點顯示序列即可。當亮點移動到任意一端的終點后，設定有一個輸出端為‘0’，這個輸出端接到之前用力計數(shù)

21、器和分頻器的使能端，限制比賽繼續(xù)，即雙方按鍵暫時失效。在勝利的同時輸出一個進位信號，用以后繼勝利次數(shù)計數(shù)。</p><p>　　（4）設計勝利次數(shù)統(tǒng)計和顯示的模塊。這一模塊由計數(shù)器和譯碼器兩個部分組成，其實就是之前我們做的七段數(shù)碼管顯示。該部分里的計數(shù)器的使能端始終保持‘1’，而把復位鍵作為勝利次數(shù)顯示的復位鍵。</p><p>　?。?）子模塊設計完后進行整體組合。</p>

22、<p>　　2．2模塊設計……………………………………………</p><p>　　2.2.1模塊1 分頻器設計</p><p>　　分頻器設計的原理和思想其實就是一個計數(shù)器，只是把進位端作為分頻輸出端，而把其他不需要的端口設計省略。計數(shù)周期由程序內預置的計數(shù)上限來自由控制。我這里為了對比賽雙方按鍵選項有效進行暫停復位的控制還加入了復位和使能控制端，與比賽信號計數(shù)器的使能，復位

23、端口對應著一起使用。其實比賽過程中的用力情況是通過比賽信號計數(shù)器來反應的。比賽計數(shù)器的那兩個端口已經足夠使用。但是為了擴展分頻器的功能，這兩個端口還是暫時保留。</p><p><b>　　原理圖如下 </b></p><p>　　VHDL源程序如下：</p><p>　　library ieee;</p><p>　　

24、use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity clkgen is</p><p>　　port(clk:in std_logic;</p><p>　　rst4:in std_logic;</p>

25、<p>　　en4:in std_logic;</p><p>　　clk3:out std_logic);</p><p>　　end entity clkgen; </p><p>　　architecture art of clkgen is</p><p>　　signal ct:integer range 0 to 8;&

26、lt;/p><p><b>　　begin</b></p><p>　　process (clk,rst4,en4) </p><p><b>　　begin </b></p><p>　　if rst4='1' then clk3<='0';</p>

27、<p>　　elsif clk'event and clk='1' then </p><p>　　if en4='1' then</p><p>　　if ct<2 then</p><p><b>　　ct<=ct+1;</b></p><p>　　cl

28、k3<='0';</p><p><b>　　else </b></p><p><b>　　ct<=0;</b></p><p>　　clk3<='1';</p><p><b>　　end if;</b></p>

29、<p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end architecture art;</p><p>　　2.2.2模塊2 二位16進制計數(shù)器設計 </p&

30、gt;<p><b>　　原理圖如下</b></p><p><b>　　語言程序如下</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_uns

31、igned.all;</p><p>　　entity cnt4b is </p><p>　　port(clk1,ena1,rst1:in std_logic;</p><p>　　dout1,cout1:buffer std_logic_vector(3 downto 0));</p><p>　　end cnt4b;</p>

32、<p>　　architecture art of cnt4b is</p><p><b>　　begin</b></p><p>　　process(clk1,ena1,rst1) </p><p><b>　　begin</b></p><p>　　if rst1=&#

33、39;1' then dout1<="0000";</p><p>　　elsif clk1'event and clk1='1' then</p><p>　　if ena1='1' then</p><p>　　dout1<=dout1+1;</p><p>

34、;<b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　if dout1=9 then cout1<=cout1+'1';</p><p>　　else cout1<="0000";</p><p>

35、;<b>　　end if;</b></p><p>　　end process;</p><p>　　end architecture art;</p><p>　　2.2.3模塊3 比較模塊</p><p>　　比較的對象是兩個拔河信號計數(shù)器輸出的四位2進制數(shù)，所以模塊的這兩個輸入端口接入的數(shù)據(jù)類型務必設定為邏輯

36、位矢量型。因為要由它的比較結果來控制前面的使能情況。所以本模塊要專門設定一個輸出與前面部分進行聯(lián)系。這個模塊要有拔河繩亮點顯示功能，故要有七位輸出對應七個二極管。它的另一個重要功能是為以后的勝利次數(shù)計數(shù)器提供計數(shù)脈沖，所以每到亮點移至一段時要有一個類似進位的計數(shù)輸出端。由于我采用的是雙方分別處理的方式，所以許多非控制類端口都需要雙份。</p><p><b>　　原理圖如下</b></

37、p><p><b>　　源程序如下</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity lmov i

38、s </p><p>　　port (kl ,kr:in std_logic_vector(3 downto 0) ;</p><p>　　led:out std_logic_vector(6 downto 0);</p><p>　　en : out std_logic;</p><p>　　dl: buffer std_logic;<

39、;/p><p>　　dr: buffer std_logic;</p><p>　　rst3:in std_logic);</p><p><b>　　end ;</b></p><p>　　architecture one of lmov is</p><p><b>　　begin &l

40、t;/b></p><p>　　process(rst3,kl,kr)</p><p><b>　　begin </b></p><p>　　if rst3='1' then led<="0001000";en<='1';dl<='0';dr<=&

41、#39;0';</p><p>　　elsif kl-kr=1 then led<="0010000";en<='1';dl<='0';dr<='0';</p><p>　　elsif kl-kr=2 then led<="0100000";en<='

42、1';dl<='0';dr<='0';</p><p>　　elsif kl-kr=3 then led<="1000000";en<='0';dl<='1';dr<='0';</p><p>　　elsif kr-kl=1 then led<

43、;="0000100";en<='1';dl<='0';dr<='0';</p><p>　　elsif kr-kl=2 then led<="0000010";en<='1';dl<='0';dr<='0';</p>&l

44、t;p>　　elsif kr-kl=3 then led<="0000001";en<='0';dr<='1';dl<='0';</p><p>　　elsif kr-kl=0 then led<="0001000";en<='1';dl<='0'

45、;dr<='0';</p><p>　　else null;</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end;</b></p><p>　　2.2.4模塊4 顯示模

46、塊</p><p>　　其實一個完整的顯示模塊應該是有脈沖輸入，有脈沖計數(shù)和計數(shù)輸出。計數(shù)輸出通過一個譯碼器后接到硬件數(shù)碼管上。但是這里提前設計了計數(shù)器，并且我之后還用例化語言進行了總模塊設計，計數(shù)器和后續(xù)譯碼顯示功能是分別例化調用的。所以這里的顯示模塊就是指譯碼顯示。</p><p><b>　　原理圖如下：</b></p><p><

47、b>　　源程序如下：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity decled is </p><

48、;p>　　port(din:in std_logic_vector(3 downto 0);</p><p>　　ddout1:out std_logic_vector(6 downto 0));</p><p>　　end decled;</p><p>　　architecture art of decled is </p><p>

49、;<b>　　begin</b></p><p>　　process(din)is</p><p><b>　　begin</b></p><p>　　case din is </p><p>　　when "0000"=>ddout1<= "01111

50、11";--??ê?0</p><p>　　when "0001"=>ddout1<= "0000110";--??ê?1</p><p>　　when "0010"=>ddout1<= "1011011";--??ê?2</p>

51、<p>　　when "0011"=>ddout1<= "1001111";--??ê?3</p><p>　　when "0100"=>ddout1<= "1100110";--??ê?4</p><p>　　when "0101&quo

52、t;=>ddout1<= "1101101";--??ê?5</p><p>　　when "0110"=>ddout1<= "1111101";--??ê?6</p><p>　　when "0111"=>ddout1<= "0000111

53、";</p><p>　　when "1000"=>ddout1<= "1111111";</p><p>　　when "1001"=>ddout1<= "1101111";</p><p>　　when "1010"=>

54、;ddout1<= "1110111";</p><p>　　when "1011"=>ddout1<= "1111100";</p><p>　　when "1100"=>ddout1<= "0111001";</p><p>　

55、　when "1101"=>ddout1<= "1011110";</p><p>　　when "1110"=>ddout1<= "1111001";</p><p>　　when "1111"=>ddout1<= "1110001&quo

56、t;;</p><p>　　when others=>ddout1<= "0000000";</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b>　　end art;</b></p&g

57、t;<p>　　2.3整體電路圖塊…………………………………………</p><p>　　這一部分可以用例化語句直接把前面各小模塊有聯(lián)系的調入總模塊程序中，然后進行編譯，仿真，管腳設置，程序下載，硬件測試。也可以采用先將各子模塊生成原理圖，然后在原理圖工程里對各子模塊電路圖進行有效組合，形成整體模塊。對整體模塊進行編譯，仿真，管腳設置，下載后也可以進行硬件仿真。我在本次實習里用例化語句寫了總程序，由總

58、程序生成了總模塊原理圖。同時也在原理圖工程里進行了原理圖方法設計。直到這時我才完全搞清楚老師經常提到的兩種方法之間是個什么關系，又有什么區(qū)別。</p><p><b>　　總模塊源程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p>&

59、lt;p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity bahe is </p><p>　　port (a,b,rst,rstj:in std_logic;</p><p>　　led:out std_logic_vector(6 downto 0);</p><p>　　rs

60、hu:out std_logic_vector(6 downto 0);</p><p>　　lshu:out std_logic_vector(6 downto 0));</p><p>　　--cout:out std_logic_vector(3 downto 0));</p><p><b>　　end bahe;</b></p&

61、gt;<p>　　----------------------------------</p><p>　　architecture one of bahe is</p><p>　　component clkgen is --pinlv 1</p><p>　　port(clk:in std_logic;</p><p

62、>　　rst4:in std_logic;</p><p>　　en4:in std_logic;</p><p>　　clk3:out std_logic);</p><p>　　end component clkgen;</p><p>　　component cnt4b is --jishuqi 2</p>

63、;<p>　　port(clk1,rst1,ena1:in std_logic;</p><p>　　dout1,cout1:out std_logic_vector(3 downto 0));</p><p>　　end component cnt4b;</p><p>　　component lmov is -

64、-saomiaoxianshi 3</p><p>　　port (kl ,kr:in std_logic_vector(3 downto 0) ;</p><p>　　led:out std_logic_vector(6 downto 0);</p><p>　　en : out std_logic;</p><p>　　dl: buff

65、er std_logic;</p><p>　　dr: buffer std_logic;</p><p>　　rst3:in std_logic);</p><p>　　end component;</p><p>　　component decled is --xianshi 4 </p>

66、<p>　　port(din:in std_logic_vector(3 downto 0);</p><p>　　ddout1:out std_logic_vector(6 downto 0));</p><p>　　end component decled;</p><p>　　signal a1,b1,e,dl1,dr1:std_logic;<

67、;/p><p>　　signal kl1,kr1,x,y:std_logic_vector(3 downto 0);</p><p>　　constant f:std_logic:='1';</p><p><b>　　begin</b></p><p>　　u1:clkgen port map (clk=&

68、gt;a,clk3=>a1,rst4=>rst,en4=>e); --</p><p>　　u2:clkgen port map (clk=>b,clk3=>b1,rst4=>rst,en4=>e); -</p><p>　　u3:cnt4b port map (clk1=>a1,rst1=>rst,ena1=>e,d

69、out1=>kl1); </p><p>　　u4:cnt4b port map (clk1=>b1,rst1=>rst,ena1=>e,dout1=>kr1); </p><p>　　u5:lmov port map (en=>e,kl=>kl1,kr=>kr1,rst3=>rst,led=>led,dl=>dl1,dr

70、=>dr1);</p><p>　　u6:cnt4b port map (clk1=>dl1,rst1=>rstj,ena1=>f,dout1=>x);</p><p>　　U7:decled port map (din=>x,ddout1=>lshu);--名字關聯(lián)方式</p><p>　　u8:cnt4b port

71、 map (clk1=>dr1,rst1=>rstj,ena1=>f,dout1=>y);</p><p>　　U9:decled port map (din=>y,ddout1=>rshu);--名字關聯(lián)方式</p><p>　　end architecture one;</p><p>　　源程序生成的原理圖：</p&

72、gt;<p>　　我自己通過原理圖方法設計的原理圖：</p><p>　　3 系統(tǒng)仿真………………………………………………</p><p>　　分頻器 部分仿真波形</p><p>　　在使能端有效，復位端無效時，輸入三次脈沖輸出一次脈沖。使能端和復位端的優(yōu)先級高于時鐘端。</p><p>　　計數(shù)器 部分仿真波形<

73、/p><p>　　比較模塊 部分仿真波形</p><p>　　kl,kr兩個輸入的比較結果在led的亮點變化上會表現(xiàn)出來。如果出現(xiàn)他們兩個的差值為3，則dl或dr會輸出一次脈沖。但是這里rst3和en若不與其他模塊聯(lián)合使用，則他們的置位情況并不影響kl,kr的輸入。不過rst3可以影響led，en和dl，dr的輸出情況.注意，這里的en是輸出端，它是用這個模塊控制前面信號模塊的關鍵所在。&l

74、t;/p><p>　　顯示 模塊部分仿真波形</p><p>　　【5】整體 模塊顯示波形</p><p>　　本次實習要實現(xiàn)的功能在這個波形圖里都可以得到仿真。a或b脈沖來三次,記錄用力一次。用力差值達到三次，則顯示勝利一次，并且鎖住代表用力的按鍵。需要rst來復位使重新啟用。而計數(shù)可以由rstj隨時清零。</p><p>　　4 電路功能

75、驗證………………………………………………</p><p>　　硬件驗證選擇電路模式6</p><p>　　用8—5四個按鍵分別代表a,b,rst,rst1,D1—D7是拔河電子繩數(shù)。碼管8,7分別顯示指示a,b選手的勝利次數(shù)。</p><p><b>　　管腳設置如下：</b></p><p>　　下載過程可簡單理解為軟

76、件程序，波形仿真，管腳下載完成后,先用下載裝置線將電腦和硬件相連；然后直接點菜單欄tools下Programmer打開下載操作窗口，確定文件存在和USB連線無誤后，其他都可默認，直接點擊Start下載。成功下載完后，我試著操作：發(fā)現(xiàn)當連續(xù)按8號鍵多次后亮點接連移向最左端，然后8.7鍵失去作用，同時八號數(shù)碼管顯示1，只有按下6鍵后兩信號鍵才重新有效。繼續(xù)操作8,7號鍵，亮點會規(guī)律性變化，移置任意一端后，不在接受拔河輸入同時繼續(xù)記數(shù)一次。復

77、位以后重新比賽。只要按下5號鍵，記數(shù)顯示就恢復為0.通過觀察，發(fā)現(xiàn)硬件仿真結果完全符合設計構想和實習要求。</p><p>　　5心得體會………………………………………………</p><p>　　參考文獻………………………………………………</p><p>　　[1] 潘松著.EDA技術實用教程(第二版). 北京：科學出版社,2005.</p><