led課程設(shè)計-電子路標(biāo)

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文檔簡介

1、　　課程設(shè) 計說明書　　題目：電子路標(biāo)一　　學(xué)院（系）：電氣學(xué)院　　年級專業(yè)：應(yīng)用電子　　學(xué) 號：&

2、lt;p>　　學(xué)生姓名：　　指導(dǎo)教師：　　教師職稱：　　課程設(shè)計（論文）任務(wù)書　　院（系）：電氣工程學(xué)院基層教學(xué)單

3、位：電子實驗中心 　　年月日 　　第一章設(shè)計說明······················&#

4、183;··············4　　1設(shè)計思路·················&

5、#183;···························4　　2模塊介紹····

6、····································

7、3;····4　　3真值表···························

8、3;·····················4　　第二章 verlog HDL設(shè)計源程序········&

9、#183;·······················6　　1 Dec7s模塊源程序·······

10、;································6　　2 d

11、smg2k_c4_c8模塊源程序···························7　　3 led88模塊源程序·

12、····································

13、3;9　　4 f115模塊源程序······························

14、83;········11　　5 dianzilubiao頂層模塊源程序····················

15、83;·····12　　第三章仿真波形·························

16、3;··················12　　第四章管腳鎖定及硬件連線············

17、······················13　　1 編程器件·········

18、83;····································1

19、3　　2 管腳鎖定·······························

20、3;··············13　　3硬件連線·················&#

21、183;····························14　　第五章總結(jié)···

22、;····································

23、83;········15　　附錄——參考文獻(xiàn)：　　《數(shù)字電子技術(shù)基礎(chǔ)》.閻石主編.高等教育出版社.　　《EDA課程設(shè)計指導(dǎo)書》. 陳白等編.<b&

24、gt;　　第一章設(shè)計說明　?。?）設(shè)計思路：　　首先設(shè)計一個模塊，實現(xiàn)8*8雙色二極管點陣，顯示箭頭并且使箭頭隨著時間眼箭頭方向移動。　　設(shè)計一個模塊，十進(jìn)制數(shù)秒，輸出時間所對應(yīng)的十位個位數(shù)值，以及對應(yīng)的數(shù)碼管位選信號，并且同時間隔一秒輸出一個高電平使蜂

25、鳴器報警。　　設(shè)計譯碼模塊，將（2）模塊中輸出的時間數(shù)值翻譯成8段數(shù)碼管的段選。　　控制模塊，當(dāng)（1）中箭頭滾動一次后，控制（1）關(guān)斷，模塊（2）開始計時并在數(shù)碼管上顯示，同時蜂鳴器秒間隔報警，十一秒后停止，箭頭繼續(xù)滾動循環(huán)。　　設(shè)計頂層模塊使上述四個模塊組合起來。<

26、;b>　?。?）模塊介紹：　　1）dec7s模塊：輸入一個四位二進(jìn)制數(shù)，把它轉(zhuǎn)化為數(shù)碼管的段信號顯示出來。　　2）dsmg2k_c4_c8：當(dāng)輸入高電平ENA使能端有效，輸入一個高頻掃描信號clk1，一個時鐘信號clk，隨時間開始記時，W輸出3位二進(jìn)制位選信號，T輸出段選的四位譯碼，并W輸出蜂鳴信號，高低電平互換間隔一秒。<

27、;/p>　　3）led88模塊：輸入高電平REST有效，輸入一個高頻掃描信號clk1，一個時鐘信號clk，ROW輸出低電平行掃描信號；RA輸出列信號，周期五秒；REST低電平時，ROW,RA 均為零。　　4）f115模塊：頂層模塊，輸入時鐘信號，當(dāng)kaishi輸入低電平時，L輸出五秒高電平，十一秒低電平，循環(huán)，H與L同步相反；當(dāng)kaishi輸入高電平時，L輸出低電平，

28、H輸出低電。　　平　　5）頂層模塊dianzilubiao模塊：將上述模塊連接起來如下圖：　　A內(nèi)部構(gòu)成 b最終輸入輸出端　?。?）模塊真值表</

29、b>　　1)dec7s模塊：　　2)Led88模塊:　　Row[7:0]隨clk1（1024hz）順次變化，圖形一到五隨clk（1hz）順次變化；　　3）dsmg2k_c4_c8模塊　　W隨clk1（1024hz）順次變化，

30、T隨clk（1hz）順次變化，M=1是指為高電平，M=1\2是指M為與clk1（1024hz）相同的波形占空比1/2；　　4）f115模塊：　　第二章 Verilog HDL 源程序　　（1)dec7s模塊：　　module dec7

31、s(Q,A);　　input[3:0]A;　　output[7:0]Q;　　reg[7:0]Q;//警告用位不全　　always@(A)　　begin

32、　　case(A)　　0:Q<='b00111111;　　1:Q<='b00000110;　　2:Q<='b01011011;　　3:Q<='b01001111;</p&g

33、t;　　4:Q<='b01100110;　　5:Q<='b01101101;　　6:Q<='b01111101;　　7:Q<='b00000111;　　8:Q<='b0111111

34、1;　　9:Q<='b01101111;　　10:Q<='b01110111;　　11:Q<='b01111100;　　12:Q<='b00111001;　　13:Q<

35、='b01011110;　　14:Q<='b01111001;　　15:Q<='b01110001;　　endcase　　end<

36、p>　　endmodule　?。?）dsmg2k_c4_c8模塊：　　module dsmg2k_c4_c8(W,T,M,CLK,CLK1,ENA);　　input CLK,CLK1,ENA;　　output

37、M;　　output[2:0]W;　　output[3:0]T;　　reg M;　　reg Q1;　　reg[2:0]W;</p

38、>　　reg[3:0]S;　　reg[3:0]G;　　reg[3:0]T;　　always@(posedge CLK1)　　begin　　if(Q1<1) Q

39、1=Q1+1;　　else Q1=0;　　end　　always@(negedge CLK)　　begin　　if(ENA==1)

40、　　begin 　　G=G+1;　　if(G>'b1001) begin 　　S=S+1;　　G=0 ;end

41、　　else begin S=S;G=G;end　　end　　else begin G=0;S=0;end　　end　　always@

42、(posedge CLK1)　　begin　　case(G)　　G: 　　begin<p&

43、gt;　　case(Q1)　　0:begin W<='b111; T<=G;end　　1:begin W<='b110;T<=S;end　　endcase&

44、lt;b>　　end　　default:　　begin　　case(Q1)　　0:begin W<='b111;T&l

45、t;=G;end　　1:begin W<='b110;T<=S;end　　endcase　　end　　endcase

46、　　end　　always@(posedge CLK1)　　begin　　if(G[0]&&(T<1))　　M<=1;</b

47、>　　else begin　　if(ENA==0) M<=0;　　else　　M<=W[0];　　end</b&

48、gt;　　end　　endmodule　　3）led88模塊：　　module led88(ROW,RA,clk,clk1,REST);　　input c

49、lk,clk1,REST;　　output [7:0]ROW;　　output [7:0]RA; 　　reg [7:0]ROW;　　reg [7:0]RA;　　reg[2:0]Q;　　r

50、eg[2:0]Q1;　　always@(posedge clk)　　begin　　if(REST==0)　　Q=0;　　else<

51、/b>　　begin　　if(Q<4) Q=Q+1;　　else Q=0;　　end

52、　end　　always@(posedge clk1)　　begin　　if(REST==0)　　Q1=0;　　el

53、se　　begin　　if(Q1<4) Q1=Q1+1;　　else Q1=0;　　end　　end</

54、b>　　always@(posedge clk1)　　begin　　if(REST==0)　　begin ROW<=8'b00000000; RA<=8'b00000000;end

55、　　else　　begin　　case(Q)　　0:　　begin</b&

56、gt;　　case(Q1)　　0:begin ROW<=8'b11011111; RA<=8'b01000000;end　　1:begin ROW<=8'b11101111; RA<=8'b00100000;end<

57、;/p>　　2:begin ROW<=8'b11110111; RA<=8'b11110001;end　　3:begin ROW<=8'b11111011; RA<=8'b00100000;end　　4:begin ROW<=8'b11111101; RA&

58、lt;=8'b01000000;end　　endcase　　end　　1:　　begin

59、　　case(Q1)　　0:begin ROW<=8'b11011111; RA<=8'b00100000;end　　1:begin ROW<=8'b11101111; RA<=8'b00010000;end<p&

60、gt;　　2:begin ROW<=8'b11110111; RA<=8'b11111000;end　　3:begin ROW<=8'b11111011; RA<=8'b00010000;end　　4:begin ROW<=8'b11111101; RA<=8'b0010

61、0000;end　　endcase　　end　　2:　　begin<b&

62、gt;　　case(Q1)　　0:begin ROW<=8'b11011111; RA<=8'b00010000;end　　1:begin ROW<=8'b11101111; RA<=8'b00001000;end　　2:begin RO

63、W<=8'b11110111; RA<=8'b01111100;end　　3:begin ROW<=8'b11111011; RA<=8'b00001000;end　　4:begin ROW<=8'b11111101; RA<=8'b00010000;end</p&

64、gt;　　endcase　　end　　3:　　begin　　case(Q1)&l

65、t;/b>　　0:begin ROW<=8'b11011111; RA<=8'b00001000;end　　1:begin ROW<=8'b11101111; RA<=8'b00000100;end　　2:begin ROW<=8'b11

66、110111; RA<=8'b00111110;end　　3:begin ROW<=8'b11111011; RA<=8'b00000100;end　　4:begin ROW<=8'b11111101; RA<=8'b00001000;end&

67、lt;b>　　endcase　　end　　4:　　begin　　case(Q1)</p&

68、gt;　　0:begin ROW<=8'b11011111; RA<=8'b00000100;end　　1:begin ROW<=8'b11101111; RA<=8'b00000010;end　　2:begin ROW<=8'b11110111; RA<=

69、8'b00011111;end　　3:begin ROW<=8'b11111011; RA<=8'b00000010;end　　4:begin ROW<=8'b11111101; RA<=8'b00000100;end　　endca

70、se　　end　　endcase　　end　　end<

71、;b>　　endmodule　?。?）f115模塊：　　module f115(L,H,clk,kaishi);//H是數(shù)碼管是十一秒，L是路標(biāo)五秒　　input kaishi,clk;　　output L,H;<

72、p>　　//output[4:0]count;　　reg [3:0]count;　　reg L;　　reg H;　　always@(posedge clk)<p

73、>　　begin　　if(kaishi)begin count<='b0000000;L<=0;H<=0;end　　else begin　　count<=count;　　if(count>&

74、#39;b00001110)begin count<='b0000000;end//L<=1;H<=0;end　　else begin if(count>='b00000101)begin count<=count+1;L<=0;H<=1;end　　else begin count<=cou

75、nt+1;L<=1;H<=0;end　　end　　end　　end　　endmodule

76、　?。?）dianzilubiao頂層模塊：　　module dianzilubiao(M,ND,NW,RA,ROW,CLK,CLK1,KAISHI);　　input CLK,CLK1,KAISHI;　　output[2:0]NW;　　output[

77、7:0]ND;　　output[7:0]RA;　　output[7:0]ROW;　　output M;　　wire X1;　　wire

78、X2;　　wire[3:0]X3;　　f115 u1(.H(X1),.L(X2),.kaishi(KAISHI),.clk(CLK));　　dsmg2k_c4_c8 u2(.M(M),.W(NW),.T(X3),.CLK(CLK),.CLK1(CLK1),.ENA(X1));

79、;　　led88 u3(.ROW(ROW),.RA(RA),.clk(CLK),.clk1(CLK1),.REST(X2));　　dec7s u4(.Q(ND),.A(X3));　　endmodule　　第三章仿真波形</b&g

80、t;　　1）波形仿真　　1）芯片仿真　　第四章管腳鎖定與硬件連線　　1)選擇EP1K30QC208-3編程器件　　2)管腳鎖定<

81、/b>　　頻率組模塊鎖定為：　　CLK 鎖定PIN 68 CLK1 鎖定PIN 69 　　點陣腳鎖定為：　　ROW0 鎖定PIN173 RA0鎖定PIN190 </p

82、>　　ROW1 鎖定PIN174 RA1鎖定PIN191 　　ROW2 鎖定PIN175 RA2鎖定PIN192 　　ROW3 鎖定PIN176 RA3鎖定PIN193 　　ROW4 鎖定PIN177 RA4鎖定P

83、IN195 　　ROW5 鎖定PIN179 RA5鎖定PIN196 　　ROW6 鎖定PIN187 RA6鎖定PIN197 　　ROW7 鎖定PIN189 RA7鎖定PIN198 　　使用數(shù)碼管管腳鎖定為2

84、;　　ND0鎖定PIN85 NW0鎖定PIN70　　ND1 鎖定PIN86 NW1鎖定PIN71 　　ND2 鎖定PIN87 NW2鎖定PIN73 　　ND3 鎖定PIN88 　　ND4 鎖定PIN89 </p&

85、gt;　　ND5 鎖定PIN90 　　ND6 鎖定PIN92　　ND7 鎖定PIN93 　　蜂鳴器鎖定：　　M 鎖定PIN38&

86、lt;b>　　撥碼開關(guān)鎖定　　KAISHI 鎖定PIN39 　　3）硬件接線　　頻率組模塊：　　PIN68接頻率組21號位（1hz） PIN74接頻率組11號位（1

87、024hz）；　　8*8雙色點陣顯示模塊:　　ROW0接線PIN173 ; RA0接線PIN190　　ROW1接線 PIN174; RA1接線PIN191　　ROW2接線PIN175 ; RA2接線PIN192　　RO

88、W3接線PIN176 ; RA3接線PIN193　　ROW4接線PIN177 ; RA4接線PIN195　　ROW5接線PIN179 ; RA5接線PIN196　　ROW6接線PIN187 ; RA6接線PIN197　　ROW7接線PIN189 ; R

89、A7接線PIN198　　動態(tài)數(shù)碼管顯示模塊：　　a接線PIN85 S0接線PIN70　　b 接線PIN86 S1接線PIN71 　　c 接線PIN87 S2接線PIN73 　　d 接線PIN88

90、 　　e 接線PIN89 　　f 接線PIN90 　　g 接線PIN92　　h 接線PIN93　　第五章總結(jié)<

91、;/b>　?。?）體會： 　　通過這次EDA課程設(shè)計，我充分的了解EDA技術(shù)。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以開發(fā)軟件和實驗開發(fā)系統(tǒng)為設(shè)計工具，通過硬件描述，項目翻譯，項目設(shè)計，器件編程等實驗方法完成邏輯編譯，邏輯化簡，邏輯分割，最終形成專用集成芯片的一門新技術(shù)。<

92、p>　　兩個星期雖然短暫，可是它讓我終身難忘。領(lǐng)到任務(wù)書的那一刻，我很興奮，也很緊張課題很難，于是我開始著手準(zhǔn)備我的設(shè)計。在設(shè)計的過程中，我遇到了很多困難，經(jīng)過充分的思考，并查閱了書籍資料之后，才對這次設(shè)計有了一個初步的感知，找到了解決問題的思路，從而按指定要求編出所需的程序。在老師和同學(xué)的幫助之下，經(jīng)過反復(fù)調(diào)試，逐步修改，使程序能達(dá)到任務(wù)要求并且盡量完美?？偟恼f來，課設(shè)這兩周我付出了很多。由于種種原因，我總是收貨頗豐。我可以很自

93、豪的說我盡力了，我也努力了。少了很多娛樂的時間。但是我感覺它給我?guī)砹撕芏嗫鞓?，也看到了我的不足?lt;/p>　?。?）建議意見;　　實驗箱有很多壞的，而且下載用的小導(dǎo)線也很少，在上箱時浪費了很多時間；　　題目設(shè)計寬松一點，更貼合實際，提倡不同的人對實驗要求的理解不同，自由發(fā)揮。<

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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