基于fpga的多功能數(shù)字鐘課程設(shè)計(jì)

1、<p>　　F P G A課程設(shè)計(jì)報(bào)告</p><p>　?。▽?shí)現(xiàn)多功能數(shù)字鐘）</p><p>　　標(biāo)題:設(shè)計(jì)多功能數(shù)字鐘控制電路</p><p>　　任務(wù)書:用MAX+PLUSⅡ軟件及Verilog HDL語言設(shè)計(jì) </p><p>　　一個多功能的數(shù)字鐘，包括有時、分、秒的計(jì)</p><p>

2、;　　時，以及校時（對小時、分鐘和秒能手動調(diào)整以校準(zhǔn)時間）、正點(diǎn)報(bào)時（每逢整點(diǎn)，產(chǎn)生“嘀嘀嘀嘀-嘟”，4短一長的報(bào)時音）等附加功能。</p><p>　　關(guān)鍵詞：24進(jìn)制、60進(jìn)制、正點(diǎn)報(bào)時、校時、數(shù)字鐘</p><p>　　四、總體方案：多功能數(shù)字鐘控制電路框圖是由三部分組成的，即秒分時控制電路、整點(diǎn)報(bào)時控制電路、時段控制電路。用Verilog HDL硬件描述語言完成編譯和仿真。<

3、/p><p>　　五、原理框圖如下：</p><p><b>　　↓</b></p><p><b>　　↓</b></p><p><b>　　↓</b></p><p>　　六、Verilog HDL硬件描述語言編寫的功能模塊:</p>

4、<p>　　/*秒計(jì)數(shù)器 m60*/</p><p>　　module m60(M,CP60M,CPM,RD);</p><p>　　output [7:0]M;</p><p>　　output CP60M;</p><p>　　input CPM;</p><p><b>　　input RD;

5、</b></p><p>　　reg [7:0]M;</p><p>　　wire CP60M;</p><p>　　always@(negedge RD or posedge CPM)</p><p><b>　　begin</b></p><p><b>　　if(!RD

6、)</b></p><p>　　begin M[7:0]<=0;</p><p><b>　　end</b></p><p><b>　　else </b></p><p><b>　　begin</b></p><p>　　if((M

7、[7:4]==5)&&(M[3:0]==9))</p><p><b>　　begin</b></p><p>　　M[7:0]<=0;</p><p><b>　　end</b></p><p><b>　　else</b></p><

8、;p><b>　　begin</b></p><p>　　if(M[3:0]==9)</p><p><b>　　begin </b></p><p>　　M[3:0]<=0;</p><p>　　if(M[7:4]==5)</p><p>　　begin M[7

9、:4]<=0;end</p><p>　　else M[7:4]<=M[7:4]+1;</p><p><b>　　end</b></p><p>　　else M[3:0]<=M[3:0]+1; </p><p><b>　　end</b></p><p>

10、;<b>　　end</b></p><p><b>　　end</b></p><p>　　assign CP60M=~(M[6]&M[4]&M[3]&M[0]);</p><p><b>　　endmodule</b></p><p>　　/*分計(jì)數(shù)

11、器 m60*/ </p><p>　　module m60(M,CP60M,CPM,RD);</p><p>　　output [7:0]M;</p><p>　　output CP60M;</p><p>　　input CPM;</p><p><b>　　input RD;</b&g

12、t;</p><p>　　reg [7:0]M;</p><p>　　wire CP60M;</p><p>　　always@(negedge RD or posedge CPM)</p><p><b>　　begin</b></p><p><b>　　if(!RD)</b&

13、gt;</p><p>　　begin M[7:0]<=0;</p><p><b>　　end</b></p><p><b>　　else </b></p><p><b>　　begin</b></p><p>　　if((M[7:4]==5

14、)&&(M[3:0]==9))</p><p><b>　　begin</b></p><p>　　M[7:0]<=0;</p><p><b>　　end</b></p><p><b>　　else</b></p><p>&l

15、t;b>　　begin</b></p><p>　　if(M[3:0]==9)</p><p><b>　　begin </b></p><p>　　M[3:0]<=0;</p><p>　　if(M[7:4]==5)</p><p>　　begin M[7:4]<=

16、0;end</p><p>　　else M[7:4]<=M[7:4]+1;</p><p><b>　　end</b></p><p>　　else M[3:0]<=M[3:0]+1; </p><p><b>　　end</b></p><p><b&g

17、t;　　end</b></p><p><b>　　end</b></p><p>　　assign CP60M=~(M[6]&M[4]&M[3]&M[0]);</p><p>　　endmodule </p><p>　　/*小時計(jì)數(shù)器 m24*/</p>

18、<p>　　module m24(H,CPH,RD);</p><p>　　output [7:0]H;</p><p>　　input CPH,RD;</p><p>　　reg [7:0]H;</p><p>　　always@(negedge RD or posedge CPH)</p><p><

19、;b>　　begin</b></p><p>　　if(!RD) H[7:0]<=0;</p><p><b>　　else</b></p><p><b>　　begin </b></p><p>　　if((H[7:4]==2)&&(H[3:0]==3))

20、</p><p><b>　　begin</b></p><p>　　H[7:0]<=0;</p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b>

21、;</p><p>　　if(H[3:0]==9)</p><p>　　begin H[3:0]<=0;</p><p>　　H[7:4]<=H[7:4]+1;</p><p><b>　　end</b></p><p>　　else H[3:0]<=H[3:0]+1;<

22、/p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p>　　/*秒分時控制計(jì)數(shù)器 xiao

23、shi2*/</p><p>　　module xiaoshi2(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH);</p><p>　　output CPM,CPH;</p><p>　　input SWM,SWH;</p><p>　　input CPS,CP60S,CP60M;</p><p>　

24、　reg CPM,CPH;</p><p>　　always@(SWM or SWH or CPS or CP60S or CP60M)</p><p><b>　　begin</b></p><p>　　case({SWM,SWH})</p><p>　　2'b01: begin CPM<=CPS;CPH

25、<=CP60M;end</p><p>　　2'b10: begin CPM<=CP60S;CPH<=CPS;end</p><p>　　default: begin CPM<=CP60S;CPH<=CP60M;end</p><p><b>　　endcase</b></p><p&g

26、t;<b>　　end</b></p><p><b>　　endmodule</b></p><p>　　/*時段控制器 sdkz*/</p><p>　　module sdkz(h,sk);</p><p>　　input [7:0]h;</p><p>　　output

27、 sk;</p><p><b>　　reg sk;</b></p><p>　　always@(h)</p><p><b>　　begin</b></p><p>　　if((h<=5)||(h>=19))</p><p><b>　　sk<=

28、1;</b></p><p><b>　　else</b></p><p><b>　　sk<=0;</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><

29、;p>　　/*報(bào)時計(jì)數(shù)器 baoshi*/</p><p>　　module baoshi(m6,m4,m3,m0,s6,s4,s3,s0,dy,gy,bshi);</p><p>　　input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy;</p><p>　　output bshi;</p><p><b>

30、;　　wire bm;</b></p><p><b>　　reg bshi;</b></p><p>　　assign bm=m6&m4&m3&m3&m0&s6&s4&s0;</p><p>　　always@(bm or s3 or dy or gy)</p>

31、<p><b>　　begin</b></p><p><b>　　if(bm&s3)</b></p><p><b>　　bshi<=gy;</b></p><p>　　else if(bm)</p><p><b>　　bshi<=

32、dy;</b></p><p><b>　　else</b></p><p><b>　　bshi<=0;</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p>

33、<p>　　七：各模塊原理圖及仿真波形：</p><p><b>　　24進(jìn)制原理圖：</b></p><p><b>　　60進(jìn)制原理圖：</b></p><p><b>　　電路原理圖:</b></p><p><b>　　時段控制：</b>

34、</p><p><b>　　報(bào)時：</b></p><p>　　1、秒計(jì)數(shù)器仿真波形</p><p>　　2、分計(jì)數(shù)器的仿真波形</p><p>　　3、小時計(jì)數(shù)器的仿真波形</p><p>　　4、秒分時控制電路的仿真波形</p><p>　　5、時段控制的仿真波形&l

35、t;/p><p>　　6、報(bào)時器的仿真波形</p><p>　　八、頂層文件及仿真波形</p><p>　　頂層文件的仿真波形：</p><p>　　九：選用ACEX1K芯片中的EP1K30TC144-3型號，對芯片管腳號的分配如下：</p><p><b>　　十：課程設(shè)計(jì)結(jié)論：</b></p

36、><p>　　此次課程設(shè)計(jì)通過最終下載及編譯可實(shí)現(xiàn)以上功能，在七段顯示器上可實(shí)現(xiàn)秒、分計(jì)數(shù)器60進(jìn)制，時計(jì)數(shù)器24進(jìn)制顯示，以及調(diào)節(jié)CLK1、CLK2的頻率可使計(jì)數(shù)器上數(shù)字延時顯示。在正點(diǎn)報(bào)時中，當(dāng)秒計(jì)數(shù)器進(jìn)入56秒時，就會聽到“嘀嘀嘀嘀-嘟”的聲音。</p><p><b>　　十一：心得體會：</b></p><p>　　兩天的課程設(shè)計(jì)已經(jīng)結(jié)束

37、了，雖然開始的時候?yàn)榇烁械浇诡^爛額，但總算在同學(xué)和老師的幫助下堅(jiān)持了下來，圓滿的完成了此次FPGA課程設(shè)計(jì)。通過這兩天的學(xué)習(xí)，讓我們更加熟練地掌握了MAXPLUS軟件的使用以及Verilog HDL語言的邏輯編寫。特別鍛煉了我們的團(tuán)隊(duì)合作，如在最后編譯的時候，實(shí)現(xiàn)正點(diǎn)報(bào)時時怎么也出現(xiàn)不了聲音，當(dāng)時我仔細(xì)研究重新分析了一遍仍然找不到問題出在哪，最后在同學(xué)的幫助下才發(fā)現(xiàn)78號管腳忘了分配，修正后如愿聽到了正點(diǎn)報(bào)時“嘀嘀嘀嘀-嘟”的聲音?？傊?/p>

38、，此次課程設(shè)計(jì)讓我感受頗豐，學(xué)到了很多東西。為我以后從事這方面的工作做了一個好的開始。</p><p><b>　　十二：參考文獻(xiàn)：</b></p><p>　　數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL(第2版) 王金明 電子工業(yè)出版社</p><p>　　《FPGA原理及應(yīng)用》 趙雅興 天津大學(xué)出版社</p><p>