vhdl課程設計---多功能數(shù)字鐘

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文檔簡介

1、　　多　　功　　能　　電　　子<p

2、>　　時　　鐘 　　報　　告　　一、實驗目的

3、　　1.學習數(shù)字系統(tǒng)設計的自頂向下設計法及控制器的設計。 　　2.加深利用EDA技術實現(xiàn)數(shù)字系統(tǒng)的體會。　　二、實驗儀器及器件　　1.EDA 開發(fā)軟件（Quartus7.2）（1套） 2.電腦（1臺）

4、　3.實驗板（1個） 　　三、實驗要求及設計方案　　1.設計一個具有24進制計時、顯示、整點報時、時間設置和鬧鐘功能的數(shù)字鐘，要求時鐘的最小分辨率時間為1s。　　2.數(shù)字鐘的設計方案如下：　　系統(tǒng)輸入：mode為計時顯示和鬧鐘定時顯示轉換輸入；set為校時和定時

5、設置的時、分、秒轉換輸入；k為校時的時、分、秒手動加1輸入；4*4矩陣鍵盤為鬧鐘設置調(diào)節(jié)鬧鐘的時、分、秒、時鐘的清零以及暫停；clk40M為板載時鐘信號；reset為系統(tǒng)復位信號。輸入信號均由按鍵和4*4矩陣鍵盤產(chǎn)生。　　系統(tǒng)輸出：七段數(shù)碼管顯示輸出；蜂鳴器（bell）聲音信號輸出(用LED燈代替)。　　3.多功能數(shù)字鐘系統(tǒng)功能的具體描述如下：</

6、p>　　計時：正常工作狀態(tài)下，每日按24小時計時制計時并顯示，蜂鳴器逢整點報時。　　校時：在計時顯示狀態(tài)下，按下“set鍵”，進入“小時”校時狀態(tài)，再次按下“set鍵”，進入“分”校時狀態(tài)，繼續(xù)按下“set鍵”，進入“秒”校時狀態(tài)，第四次按下“set鍵”又回復到正常計時顯示狀態(tài)。　　1）“小時”校時狀態(tài)：進入“小時”校時狀態(tài)后

7、，顯示“小時”的數(shù)碼管閃爍，每按動“k” 鍵一次，“小時”+1，若不按動“k”鍵則小時數(shù)不變，一直按下“k” 鍵則小時數(shù)以4Hz的頻率遞增計數(shù)。　　2）“分”校時狀態(tài)：進入“分”校時狀態(tài)后，顯示“分”的數(shù)碼管閃爍，每按動“k” 鍵一次，“分”+1，若不按動“k”鍵則分數(shù)不變，一直按下“k” 鍵則分數(shù)以4Hz的頻率遞增計數(shù)。　　3）“秒”校時狀態(tài)：進入“秒

8、”校時狀態(tài)后，顯示“秒”的數(shù)碼管閃爍，每按動“k” 鍵一次，“秒”+1，若不按動“k”鍵則秒數(shù)不變，一直按下“k” 鍵則秒數(shù)以4Hz的頻率遞增計數(shù)。　　整點報時：蜂鳴器在“59”分鐘的第51、53、55、57秒發(fā)出頻率為512Hz的低音，在“59”秒發(fā)出頻率為1024Hz的高音，結束時為整點。　　顯示：采用6個LED數(shù)碼管分別顯示時、分、秒。</p

9、>　　鬧鐘：鬧鐘定時時間到，蜂鳴器發(fā)出周期為1s的滴、滴聲，持續(xù)時間為10秒；鬧鐘定時顯示。　　鬧鐘定時設置：在鬧鐘顯示狀態(tài)下，按下“set鍵”，進入“小時”校時狀態(tài)，再次按下“set鍵”，進入“分”校時狀態(tài)，繼續(xù)按下“set鍵”，進入“秒”校時狀態(tài)，第四次按下“set鍵”又回復到鬧鐘顯示狀態(tài)。　　鬧鐘的時、分、秒設置過程和計

10、時設置有所不同，在鬧鐘閃爍的狀態(tài)下，可以直接在4*4的矩陣鍵盤上輸入想要調(diào)整的時間即可。　　計時顯示和鬧鐘顯示之間的轉換：按動“mode”鍵，數(shù)字鐘將在計時顯示和鬧鐘定時顯示之間轉換。　　4）多功能數(shù)字鐘系統(tǒng)結構邏輯框圖如下：　　5）控制器的MDS圖如下：　　四、各功能模

11、塊的源程序代碼:　　-- fenpin 模塊　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

12、　　entity fenpin is　　port(　　clk40M,pause: in std_logic;　　clk1000hz,clk1hz,clk4hz,clk500hz: out std_logic<

13、;b>　　);　　end fenpin;　　architecture one of fenpin is 　　signal a: integer range 0 to 20970 :=0;　　signal clk1000,clk1,clk4,clk

14、500: std_logic;　　signal s:std_logic:='1';　　begin　　process(clk40M,pause)　　begin

15、　　if rising_edge(clk40M) then 　　if a=20970 then 　　clk1000<=not clk1000; a<=0;　　else a<=a+1; 　　end if ; e

16、nd if;　　end process; 　　clk1000hz<=clk1000; 　　process(clk1000)　　variable a1: integer range 0 to 249 :=0;

17、;　　begin　　if rising_edge(clk1000) then 　　if a1=249 then clk4<=not clk4;a1:=0;　　else a1:=a1+1; 　　end if;end if;<

18、;/p>　　end process;　　clk4hz<=clk4;　　process(clk1000)　　variable a1: integer range 0 to 2 :=0;　　begin&

19、lt;/p>　　if rising_edge(clk1000) then 　　if a1=2 then clk500<=not clk500;a1:=0;　　else a1:=a1+1; 　　end if;end if;

20、;　　end process;　　clk500hz<=clk500;　　process(clk1000)　　variable a1: integer range 0 to 499 :=0;　　begin

21、　　if rising_edge(clk1000) then 　　if a1=499 then clk1<=not clk1;a1:=0;　　else a1:=a1+1; 　　end if;end if;　　if rising_

22、edge(pause) then　　s<=not s;　　end if;　　end process;　　clk1hz<=clk1 and s; <

23、p>　　end one; 　　-- CONTOR 模塊　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

24、use ieee.std_logic_arith.all;　　entity contor is 　　port(clk,k,set,reset,mode : in std_logic;　　chs,cht,cms,cmt,css,cst,flashh,flashm,flashs,sel_show:out std_lo

25、gic);　　end contor;　　architecture contor_arch of contor is　　type states is(s0,s1,s2,s3,s4,s5,s6,s7);　　signal current_state,next_state :st

26、ates;　　begin　　process(reset,clk,next_state,mode)　　begin　　if (reset='1')then<

27、;p>　　current_state<=s0;　　elsif (clk'event and clk='1')then　　current_state<=next_state;　　end if;

28、　end process;　　process(current_state,k,set,mode)　　begin　　case current_state is　　when s0=></p

29、>　　flashh<='0';flashm<='0';flashs<='0';cht<='0';cmt<='0';cst<='0'; chs<='0';cms<='0';css<='0';sel_show<=

30、'1';　　if(mode='1')then next_state<=s4;　　elsif(k='0'and set='1' ) then　　next_state<=s1;　　e

31、lse　　next_state<=s0;　　end if;　　when s1=>　　flashh<='1';flashm<='0

32、';flashs<='0';cht<='1';cmt<='0';cst<='0'; chs<='0';cms<='0';css<='0';sel_show<='1';　　if (set='1' )

33、then　　next_state<=s2;　　else　　next_state<=s1;　　end if;　　when s2

34、=>　　flashh<='0';flashm<='1';flashs<='0';cht<='0';cmt<='1';cst<='0'; chs<='0';cms<='0';css<='

35、;0';sel_show<='1';　　if (set='1') then 　　next_state<=s3;　　else　　next_state<=s2;

36、　　end if;　　when s3=>　　flashh<='0';flashm<='0';flashs<='1';cht<='0';cmt<='0&

37、#39;; cst<='1';chs<='0';cms<='0';css<='0';sel_show<='1';　　if ( set='1' ) then 　　next_state<=s0;<

38、p>　　else　　next_state<=s3;　　end if;　　when s4=>　　flashh<='0';

39、flashm<='0';flashs<='0';cht<='0';cmt<='0';cst<='0';　　chs<='0';cms<='0';css<='0';sel_show<='0';</p

40、>　　if ( mode='1' ) then　　next_state<=s0;　　elsif ( k='0'and set='1' ) then 　　next_state<=s5;

41、　　else　　next_state<=s4;　　end if;　　when s5=>　　flashh<='1';flash

42、m<='0';flashs<='0';cht<='0';cmt<='0';cst<='0';　　chs<='1';cms<='0';css<='0';sel_show<='0';

43、　　if (set='1') then　　next_state<=s6;　　else　　next_state<=s5;　　end if;</p

44、>　　when s6=>　　flashh<='0';flashm<='1';flashs<='0';cht<='0';cmt<='0';　　cst<='0

45、9;;chs<='0';cms<='1';css<='0';sel_show<='0';　　if (set='1' ) then　　next_state<=s7;　　else</b

46、>　　next_state<=s6;　　end if;　　when s7=>　　flashh<='0';flashm<='0';fla

47、shs<='1';cht<='0';cmt<='0';　　cst<='0';chs<='0';cms<='0';css<='1';sel_show<='0';　　If (set=

48、'1') then　　next_state<=s4;　　else　　next_state<=s7;　　end if;<

49、b>　　end case;　　end process;　　end contor_arch;　　********TIMER模塊****　　--********MUX2-1 模塊********　　libra

50、ry ieee;　　use ieee.std_logic_1164.all;　　entity mux2_1 is　　port(d0,d1,en :in std_logic;　　sel :in std_logic;　　y :out

51、 std_logic);　　end mux2_1;　　architecture mux2_1_arch of mux2_1 is　　begin 　　process(d0,d1,sel)<

52、b>　　begin　　if(sel='0')then　　y<=d0;　　elsif(sel='1'and en='0')then　　y&

53、lt;=d1 ;　　end if;　　end process;　　end mux2_1_arch;　　--*************cnt24模塊*****　　librar

54、y ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt24 is　　port(clkin,rst:in std_logic;<p&

55、gt;　　mh,ml:buffer std_logic_vector(3 downto 0);　　co:buffer std_logic);　　end cnt24;　　architecture cnt24x of cnt24 is　　begin</

56、b>　　process(clkin)　　begin　　if(rising_edge(clkin))then　　if(mh="0010"and ml="0011")then

57、;　　mh<="0000";co<='1';ml<="0000";　　elsif(ml="1001")then　　ml<="0000";mh<=mh+1;co<='0';</p&g

58、t;　　else ml<=ml+1;co<='0';　　end if;　　end if;　　if rst='1' then　　mh

59、<="0000";ml<="0000";　　end if;　　end process;　　end cnt24x;　　--*************TIMER總的模塊*****<

60、/p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity

61、timer is　　port(rst,chs,f4,cms,k,clk1hz,css:in std_logic;　　hh,hl,mh,ml,sh,sl:out std_logic_vector(3 downto 0)　　);　　end

62、 entity;　　architecture one of timer is　　component mux2_1 is　　port(d0,d1,en :in std_logic;　　sel :in std_logic;　　y

63、:out std_logic);　　end component;　　component cnt60 is　　port(clkin,rst:in std_logic;　　mh,ml:buffer std_logic_vector(3 downto 0);

64、　　co :buffer std_logic);　　end component;　　component cnt24 is　　port(clkin,rst:in std_logic;　　mh,ml:buffer std_logic_vector(3 d

65、ownto 0);　　co:buffer std_logic);　　end component;　　signal co1,co2,y1,y2,y3:std_logic;　　begin　　U1:

66、mux2_1 port map(clk1hz,f4,k,css,y1);　　U2:mux2_1 port map(co1,f4,k,cms,y2);　　U3:mux2_1 port map(co2,f4,k,chs,y3);　　U4:cnt60 port map(y1,rst,sh,sl,co1);</p&

67、gt;　　U5:cnt60 port map(y2,rst,mh,ml,co2);　　U6:cnt24 port map(y3,rst,hh,hl);　　end one;　　――*****************Time_com 模塊*********&

68、lt;/p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all; 　　ent

69、ity time_com is　　port(r,hh,mh,sh,hl,ml:in std_logic_vector(3 downto 0);　　test,chs,cms,css,f4,k:in std_logic;　　bsg,bmg,bhg,bsd,bmd,bhd :buffer std_logic_vecto

70、r(3 downto 0);　　comout:out std_logic);　　end time_com;　　architecture time_comx of time_com is　　signal choose,choose1,choose2:std_logic;&l

71、t;/p>　　begin　　com:process(hh,mh,sh,hl,ml,bhd,bhg,bmg,bmd,bsg)　　begin　　if(bhg=hh and bhd=hl and bmg=mh and

72、 bmd=ml and bsg=sh)then　　comout<='1';　　else　　comout<='0';　　end if;

73、　　end process;　　--set:process(f4)　　process(chs)　　begin　　if rising_edge(test) then　　ch

74、oose<=not choose;　　if chs='1' then 　　if choose='1' then　　if r>"0010" then　　bhg<="0000"; els

75、e　　bhg<=r;　　end if;　　end if;　　if choose='0' then

76、;　　if r>"0011" then　　bhd<="0000"; else　　bhd<=r; end if;　　end if;　　end if;</b

77、>　　end if;　　end process;　　process(cms)　　begin　　if rising_edge(test) then&l

78、t;/p>　　choose1<=not choose1;　　if cms='1' then 　　if choose1='1' then　　if r>"0101" then　　bmg

79、<="0000"; else　　bmg<=r;　　end if;　　end if;　　if choose1='0

80、9; then　　if r>"1001" then　　bmd<="0000"; else　　bmd<=r; end if;　　end if;<p&

81、gt;　　end if;　　end if;　　end process;　　process(css)　　begin

82、if rising_edge(test) then　　choose2<=not choose2;　　if css='1' then 　　if choose2='1' then　　if r>"0101" the

83、n　　bsg<="0000"; else　　bsg<=r;　　end if;　　end if;<

84、p>　　if choose2='0' then　　if r>"1001" then　　bsd<="0000"; else　　bsd<=r; end if;　　end if;&

85、lt;/b>　　end if;　　end if;　　end process;　　end time_comx;　　--****************

86、*Show_contor模塊****************************　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_log

87、ic_unsigned.all;　　entity show_contor is　　port(hh,mh,sh,bhh,bmh,bsh,hl,ml,sl,bhl,bml,bsl :in std_logic_vector(3 downto 0);　　flashh,flashm,flashs,clk1,sel_show

88、 :in std_logic;　　sld0,shd1,mld3,mhd4,hld6,hhd7:out std_logic_vector(3 downto 0));　　end show_contor;　　architecture show_contor_arch of show_contor is

89、;　　begin　　process(clk1)　　begin　　if sel_show='1'then　　sld0<=sl;</

90、b>　　shd1<=sh;　　mld3<=ml;　　mhd4<=mh;　　hld6<=hl;

91、;　　hhd7<=hh;　　elsif sel_show='0'then　　sld0<=bsl;　　shd1<=bsh;　　mld3<=bml;<

92、/p>　　mhd4<=bmh;　　hld6<=bhl;　　hhd7<=bhh;　　end if;　　if(clk1='1' and flashs='1')t

93、hen　　sld0<="1111";shd1<="1111";　　end if;　　if(clk1='1' and flashm='1')then

94、mld3<="1111";mhd4<="1111";　　end if;　　if(clk1='1' and flashh='1')then　　hld6<="1111";

95、hhd7<="1111";　　end if;　　end process;　　end show_contor_arch;　　--****************decode模塊代碼***************

96、******　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all; 　　entity decode is

97、port(　　clk1000hz: in std_logic;　　mg,ms,fg,fs,sg,ss: in std_logic_vector(3 downto 0);　　atog: out std_logic_vector(6 downto 0);

98、　sel: out std_logic_vector(5 downto 0)　　);　　end decode;　　architecture one of decode is 　　signal q: std_logic_vector(

99、3 downto 0) ; 　　signal count : integer range 0 to 5:=0;　　begin　　process(clk1000hz)　　begin

100、;　　if rising_edge(clk1000hz) then　　count<=count+1;　　end if;　　end process;　　process(count,mg,ms,fg,fs,s

101、g,ss)　　begin　　if count=0 then q<=mg;sel<="000001";　　elsif count=1 then q<=ms;sel<="000010";

102、　　elsif count=2 then q<=fg;sel<="000100";　　elsif count=3 then q<=fs;sel<="001000";　　elsif count=4 then q<=sg;sel<="010000

103、";　　elsif count=5 then q<=ss;sel<="100000";　　end if;　　end process;　　process(q)<p

104、>　　begin　　case q is --段碼選擇輸出　　when "0000"=> atog<="0111111"; --0　　when "0001"=>

105、; atog<="0000110"; --1　　when "0010"=> atog<="1011011"; --2　　when "0011"=> atog<="1001111"

106、;; --3　　when "0100"=> atog<="1100110"; --4　　when "0101"=> atog<="1101101"; --5<p

107、>　　when "0110"=> atog<="1111101"; --6　　when "0111"=> atog<="0100111"; --7　　when "1000"=>

108、 atog<="1111111"; --8　　when "1001"=> atog<="1101111"; --9　　when others=> atog<="0000000";

109、 --0　　end case;　　end process;　　end one;　　--*************Bell模塊************************************

110、********　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity bel is　　port(mh,sh

111、,ml,sl :in std_logic_vector(3 downto 0);　　comout,f512hz,f1024hz,clk :in std_logic; 　　bell :out std_logic);　　end bel;<p&

112、gt;　　architecture bel_arch of bel is　　begin　　process(clk,mh,ml,sh,sl,f1024hz,f512hz)　　begin　　if(co

113、mout='1')then　　bell<=clk;　　elsif(mh="0101"and ml="1001" )then　　if(sh="0101") then　　if(sl="

114、1001") then　　bell<=f1024hz;　　elsif(sl="0001" or sl="0011" or sl="0101" or sl="0111")then　　bell<=f500hz;<

115、;/p>　　end if;　　else　　bell<='0';　　end if;　　elsif(ml<

116、"1001"or mh<"0101"or sh<"0101" )then　　bell<='0';　　end if;　　end process;

117、;　　end bel_arch;　　--*************key模塊********************************************　　library ieee;　　use ieee.std_logic_arith.all; 　　use i

118、eee.std_logic_unsigned.all;　　use ieee.std_logic_1164.all;　　entity key is　　port (clk:in std_logic;test,rst,pause:out std_logic;　　a:in std

119、_logic_vector(3 downto 0);　　b,r:out std_logic_vector(3 downto 0));　　end entity key;　　architecture one of key is　　signal c:std_logic_vect

120、or(1 downto 0);　　signal ba:std_logic_vector(7 downto 0);　　signal e:std_logic_vector(3 downto 0);　　begin　　ba<=e&

121、;a;b<=e;　　process(a,clk) begin　　if rising_edge(clk) then c<=c+1;　　case c is　　when "00"=> e<=&qu

122、ot;0111";when "01"=>e<="1011";　　when "10"=>e<="1101";when "11"=>e<="1110";　　when others=>nul

123、l;　　end case;　　case ba is　　when "01111110"=>r<="0001";test<='1';when "10111110" => r<

124、="0010";test<='1';　　when "11011110"=>r<="0011";test<='1';when "01111101" => r<="0100";test<='1';</p&g

125、t;　　when "10111101"=>r<="0101";test<='1';when "11011101" => r<="0110";test<='1';　　when "01111011"=>r&

126、lt;="0111";test<='1';when "10111011" => r<="1000";test<='1';　　when "11011011"=>r<="1001";test<='1';when

127、"01110111" => r<="0000";test<='1';　　when "10110111"=>r<="1101";when "11101110" => r<="1001";rst<='1'

128、;;　　when "11010111"=>r<="1110";pause<='1';when "11100111" => r<="1111";　　when others=>rst<='0';pause&

129、lt;='0';test<='0';　　end case; end if;　　end process;　　end;　　--************* debance模塊**************

130、******************************　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith

131、.all;　　entity debance1 is　　port(clk,kin:in std_logic;　　kout:out std_logic);　　end;　　architecture

132、one of debance1 is　　signal kl:std_logic_vector(3 downto 0);　　signal kh:std_logic;　　begin　　process(clk,kin) begin</

133、p>　　if rising_edge(clk) then　　if kin='1' then kh<='1';　　else kh<='0';end if;end if;　　end process;<

134、p>　　process(clk,kin) begin　　if rising_edge(clk) then　　if kin='0' then kl<=kl+1;　　else kl<="0000";end if;end if;<p&g

135、t;　　end process;　　process(clk,kh) begin　　if rising_edge(clk) then　　if kl>"1100" then kout<='0';　　elsif kh='1

136、' then kout<='1';　　end if;end if;　　end process;　　end; 　　--************* TRM0模塊********************

137、************************　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity trm0 is<p

138、>　　port(clk,kin:in std_logic;　　kout: out std_logic);　　end trm0;　　architecture behav of trm0 is　　signal kh,kl:std_l

139、ogic_vector(3 downto 0);　　begin　　process(clk,kin) begin　　if rising_edge(clk) then 　　if(kin='0') then kl<=k

140、l+1;　　else kl<="0000"; end if; end if;　　end process;　　process(clk,kin) begin　　if rising_edge(clk) then

141、　　if(kin='1') then kh<=kh+1;　　else kh<="0000"; 　　end if; 　　end if;　　end pr

142、ocess;　　process(clk,kh,kl) begin　　if rising_edge(clk) then　　if(kh>"1100") then kout<='1';　　elsif (kl>"01

143、11") then kout<='0';　　end if; 　　end if;　　end process;　　end;<

144、/p>　　--************* multi主程序********************************************　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsi

145、gned.all;　　use ieee.std_logic_arith.all;　　entity multi is　　port (m1,k1,set1,reset1,mode1,clk:in std_logic;　　a_1:in std_logic_vector(3 do

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