電子信息工程課程設(shè)計(jì)---多路彩燈控制器的設(shè)計(jì)

1、<p>　　多路彩燈控制器的設(shè)計(jì)</p><p>　　[摘 要]隨著科技的發(fā)展 , 在現(xiàn)代生活中, 彩燈作為一種景觀應(yīng)用越來(lái)越多, 隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高,在現(xiàn)代生活中, 彩燈作為一種裝飾既可以增強(qiáng)人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。EDA技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開(kāi)發(fā)的革命性變革 , 現(xiàn)介紹以VHDL為基礎(chǔ)的十六路彩燈控制系統(tǒng)。電子設(shè)

2、計(jì)自動(dòng)化技術(shù)EDA的發(fā)展給電子系統(tǒng)的設(shè)計(jì)帶來(lái)了革命性的變化，EDA軟件設(shè)計(jì)工具，硬件描述語(yǔ)言，可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。CPLD是新型的可編程邏輯器件，采用CPLD進(jìn)行產(chǎn)品開(kāi)發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開(kāi)發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。而VHDL語(yǔ)言是EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，完成系統(tǒng)的整體設(shè)計(jì)。本文用CPLD芯片和VHDL語(yǔ)言設(shè)計(jì)了多路彩燈控制器. <

3、/p><p>　　關(guān)鍵詞: VHDL; 彩燈; 仿真; 控制 </p><p>　　Multi-channel colored lantern controller's Design</p><p>　　[Abstract] With the development of technology in modern life

4、, as a landscape more and more lights and more. EDA technology electronic products and systems lead to the development of revolutionary change, are presented to VHDL-based 16-channel lights control system. EDA electronic

5、 design automation technology to the development of electronic systems has brought a revolutionary change in design, EDA software design tools, hardware description languages, programmable logic device (PLD) allows the a

6、</p><p><b>　　朗讀</b></p><p>　　顯示對(duì)應(yīng)的拉丁字符的拼音</p><p><b>　　字典</b></p><p>　　[Key words] cymometer; LCD; Single-Chip Microcomputer</p><p>

7、<b>　　目錄</b></p><p>　　緒論-----------------------------------------4</p><p>　　1.1課題背景-------------------------------------------------------4</p><p>　　1.2 EDA技術(shù)特征----------

8、-----------------------------------------6</p><p>　　1.3本章小結(jié)-------------------------------------------------------7</p><p>　　第2章 十六路彩燈控制器的實(shí)現(xiàn)-----------------------------8</p><p>　　2

9、.1 功能描述------------------------------------------------------8</p><p>　　2.2 設(shè)計(jì)原理------------------------------------------------------8</p><p>　　2.3 本章小結(jié)-----------------------------------------

10、-------------9</p><p>　　第3章 模塊設(shè)計(jì)及其功能-------------------------------------10</p><p>　　3.1 子模塊及功能--------------------------------------------------10</p><p>　　3.2 本章小結(jié)----------------

11、--------------------------------------12</p><p>　　第4章 程序下載與測(cè)試----------------------------------------13</p><p>　　4.1 下載----------------------------------------------------------13</p><

12、;p>　　4.2 硬件測(cè)試------------------------------------------------------13</p><p>　　4.3 本章小結(jié)------------------------------------------------------13</p><p>　　第5章 結(jié)論--------------------------------

13、---------------------14</p><p>　　參考文獻(xiàn)--------------------------------------------------------15</p><p>　　附錄-------------------------------------------------------------16</p><p><

14、;b>　　第1章 緒論</b></p><p>　　不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印</p><p><b>　　課題背景</b></p><p>　　VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕

15、生于1982年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)

16、方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專(zhuān)用集成電路（ASIC）的設(shè)計(jì)。用VHDL 語(yǔ)言進(jìn)行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計(jì),是電子電路設(shè)計(jì)方法上的一次革命性變革。與傳統(tǒng)設(shè)計(jì)方法相比,VHDL 描述電路行為的算法有很多優(yōu)點(diǎn):</p><p>　　(2

17、) 獨(dú)立實(shí)現(xiàn),修改方便,系統(tǒng)硬件描述能力強(qiáng);</p><p>　　(3) 可讀性好,有利于交流,適合于文檔保存;</p><p>　　(4) VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng);</p><p>　　(5) VHDL 類(lèi)型眾多而且支持用戶自定義類(lèi)型,支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。</p><p>　　隨著科學(xué)技術(shù)的發(fā)展以及人民生活水

18、平的提高,在現(xiàn)代生活中, 彩燈作為一種裝飾既可以增強(qiáng)人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。 </p><p>　　用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)

19、雜的數(shù)字系統(tǒng)是非常有用的。整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK_IN，系統(tǒng)清零信號(hào)CLR，彩燈節(jié)奏快慢選擇開(kāi)關(guān)CHOSE_KEY；共有16個(gè)輸出信號(hào)LED[15..0]，分別用于控制十六路彩燈。據(jù)此，我們可將整個(gè)彩燈控制器CDKZQ分為兩大部分：時(shí)序控制電路SXKZ和顯示控制電路XSKZ。當(dāng)各個(gè)模塊均完成上述操作之后，即可利MAXPLLUS2的原理圖輸入，調(diào)用各個(gè)元器件(底層文件)，以原理圖的形式形成最后的十六

20、路彩燈顯示系統(tǒng)(頂層文件)，并且進(jìn)行仿真。仿真通過(guò)，即可下載到指定的CPLD芯片里面，并進(jìn)行實(shí)際連線，進(jìn)行最后的硬件測(cè)試。當(dāng)然，可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫(kù)中，以被其他人或其他的設(shè)計(jì)所重復(fù)調(diào)用，以簡(jiǎn)化后面的設(shè)計(jì)。</p><p>　　VHDL硬件描述語(yǔ)言實(shí)現(xiàn)的多路彩燈控制器。</p><p>　　雙擊上一行的“1”“2”試試，(本行不會(huì)被打印，請(qǐng)自行刪除)</p>

21、<p><b>　　EDA技術(shù)特征</b></p><p>　　EDA是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命,它源于計(jì)算機(jī)輔助設(shè)計(jì)（CAD，Computer Aided Design）、計(jì)算機(jī)輔助制造（CAM，Computer Aided Made）、計(jì)算機(jī)輔助測(cè)試（CAT，Computer Aided Test）和計(jì)算機(jī)輔助工程（CAE，Computer Aided Engineering

22、）。利用EDA工具,電子設(shè)計(jì)師從概念、算法、協(xié)議開(kāi)始設(shè)計(jì)電子系統(tǒng),從電路設(shè)計(jì)、性能分析直到IC版圖或PCB版圖生成的全過(guò)程均可在計(jì)算機(jī)上自動(dòng)完成。</p><p>　　EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具,按照自頂向下的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,由硬件描述語(yǔ)言完成系統(tǒng)行為級(jí)設(shè)計(jì),利用先進(jìn)的開(kāi)發(fā)工具自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線（PAR

23、，Place And Route）、仿真及特定目標(biāo)芯片的適配編譯和編程下載,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法。</p><p>　　作為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主導(dǎo)技術(shù),EDA具有兩個(gè)明顯特征：即并行工程（Concurrent Engineering）設(shè)計(jì)和自頂向下（Top-down）設(shè)計(jì)。其基本思想是從系統(tǒng)總體要求出發(fā),分為行為描述（Behaviour， Description）、寄存器傳輸級(jí)（RTL，Regis

24、ter Transfer Level）描述、邏輯綜合（Logic Synthesis）三個(gè)層次,將設(shè)計(jì)內(nèi)容逐步細(xì)化,最后完成整體設(shè)計(jì),這是一種全新的設(shè)計(jì)思想與設(shè)計(jì)理念。</p><p><b>　　本章小結(jié)</b></p><p>　　EDA是很實(shí)用的仿真技術(shù)，使用簡(jiǎn)單，有很強(qiáng)的可讀性和操作性。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HD

25、L完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念

26、或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。</p><p>　　第二章　十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)</p><p><b>　　2.1功能描述</b></p><p>　　在電路中以 1 代表燈亮,以 0 代表燈滅,由

27、0,1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這六種花樣可以進(jìn)行自動(dòng)切換 ,并且每種花樣可以選擇不同的頻率 。</p><p><b>　　2.2設(shè)計(jì)原理</b></p><p>　　用VHDL進(jìn)行設(shè)計(jì) ,

28、首先應(yīng)該了解 ,VHDL語(yǔ)言一種全方位硬件描述語(yǔ)言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。</p><p>　　首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。最終設(shè)計(jì)方案為:以一個(gè)十六路彩燈花樣控制器、 一個(gè)四頻

29、率輸出分頻器 ,一個(gè)四選一控制器和一個(gè)時(shí)間選擇器總共四部分來(lái)完成設(shè)計(jì)。四選一控制器從分頻器選擇不同頻率的時(shí)鐘信號(hào)輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時(shí)間選擇器控制每種速度維持的時(shí)間長(zhǎng)短。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 1所示。</p><p><b>　　圖1</b></p><p><b>　　2.3本章小結(jié)</b>

30、;</p><p>　　與其它硬件設(shè)計(jì)方法相比，用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì)VHDL源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問(wèn)題，以便及時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。</p><p>　　第三章 模塊

31、設(shè)計(jì)及其功能</p><p>　　3.1子模塊及其功能</p><p>　　本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器 ,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下:</p><p>　　(1)四頻率輸出分頻器</p><p>　　在本次設(shè)計(jì)中 ,只設(shè)計(jì)了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個(gè)

32、輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8分頻 ,16分頻 ,得到四種頻率信號(hào) ,CLKDIV模塊用來(lái)完成此功能。</p><p><b>　　(2)時(shí)間選擇器</b></p><p>　　時(shí)間選擇器實(shí)際上是兩個(gè)分頻器 ,其中一個(gè)頻率是另一個(gè)頻率的兩倍。本來(lái)這兩個(gè)分頻器是可以在上述的四頻率輸出器中實(shí)現(xiàn)的 ,但為了方便地為四選一控制器提供不

33、同的時(shí)間選擇條件 ,就將這兩個(gè)分頻器獨(dú)立開(kāi)來(lái)。這兩個(gè)輸出的時(shí)鐘信號(hào)組合起來(lái)就可以為四選一控制器提供 00,01,10,11 四個(gè)時(shí)間選擇條件 ,如</p><p><b>　　下圖2所示。</b></p><p><b>　　(3)四選一控制器</b></p><p>　　四選一控制器功能是從分頻器中選擇不同頻率的時(shí)鐘信號(hào)

34、送給彩燈控制器 ,實(shí)現(xiàn)彩燈閃爍的頻率變化。</p><p><b>　　(4)彩燈控制器</b></p><p>　　彩燈控制電路是整個(gè)設(shè)計(jì)的核心 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。該程序充分地說(shuō)明了用 VHDL設(shè)計(jì)電路的 “彈” 性 ,即可通過(guò)改變程序中輸出變量 Q 的位數(shù)來(lái)改變彩燈的數(shù)目。其中 ,P1進(jìn)程對(duì)燈閃的速度控制有兩種方式可改變燈閃的速度

35、:一是改變外部時(shí)鐘的賦值 ,二是改變信號(hào)U 的位數(shù)。P2進(jìn)程能進(jìn)行彩燈的圖案控制 ,改變 s的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。</p><p>　　其仿真波形如圖3所示 ,模塊符號(hào)如圖4所示。</p><p>　　最后 ,當(dāng)各個(gè)模塊均完成上述操作之后 ,即可利用MAXPLUS2的原理圖輸入 ,調(diào)用各個(gè)元器件(底層文件) ,以原理圖的形式形成最后的十

36、六路彩燈顯示系統(tǒng)(頂層文件) ,并且進(jìn)行仿真。仿真通過(guò) ,即可下載到指定的 CPLD芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。當(dāng)然 ,可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫(kù)中 ,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用 ,以簡(jiǎn)化后面的設(shè)計(jì)。</p><p>　　圖3 主控制器輸出波形</p><p><b>　　圖4塊符號(hào) </b></p><

37、;p><b>　　3.2本章小結(jié)</b></p><p>　　模塊的設(shè)計(jì)使得程序得以實(shí)現(xiàn)，對(duì)于程序的理解和對(duì)模塊的設(shè)計(jì)緊密的聯(lián)系起來(lái)利用EDA技術(shù)方便快捷的實(shí)現(xiàn)了設(shè)計(jì)。用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非

38、常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)</p><p>　　第四章 程序下載與實(shí)現(xiàn)</p><p><b>　　4.1 下載 </b></p><p>　　以上的仿真正確無(wú)誤，則可以將設(shè)計(jì)編程下載到選定的目標(biāo)器件中做進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。</p><p><b>

39、;　　4.2硬件測(cè)試</b></p><p>　　經(jīng)檢查沒(méi)有錯(cuò)誤后下載成功在開(kāi)發(fā)板上連線后成功實(shí)現(xiàn)程序開(kāi)發(fā)板上的燈按照程序依次亮滅。</p><p><b>　　4.3本章小結(jié)</b></p><p>　　下載與測(cè)試是本次課設(shè)最后也是最重要的因?yàn)榍懊娉绦虻恼_為下載和測(cè)試做好了準(zhǔn)備并使得可以順利的進(jìn)行達(dá)到課設(shè)的預(yù)期效果和目的<

40、/p><p>　　為拍攝工具限制所以實(shí)物圖無(wú)法打印因?yàn)榕臄z工具限制所以實(shí)物圖無(wú)法打印因?yàn)榕臄z工具限制所以實(shí)物圖無(wú)法打印</p><p>　　千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。“結(jié)論”以前的所有正文內(nèi)容都要編寫(xiě)在此行之前。</p><p><b>　　第五章 結(jié)論</b></p><p>　　用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)

41、該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過(guò)使用EDA編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的

42、彩燈花樣。</p><p>　　電子技術(shù)課程設(shè)計(jì)是配合電子技術(shù)基礎(chǔ)課程與實(shí)驗(yàn)教學(xué)的一個(gè)非常重要的教學(xué)環(huán)節(jié)。它不但能鞏固我們已所學(xué)的電子技術(shù)的理論知識(shí)，而且能提高我們的電子電路的設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問(wèn)題和解決問(wèn)題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新意識(shí)及創(chuàng)新思維。</p><p>　　不要自己寫(xiě)，要利用word來(lái)自動(dòng)生成。詳情請(qǐng)看最后一頁(yè)</p>

43、<p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 羅英偉1Agent及基于空間信息的輔助決策[J]. 計(jì)算機(jī)輔助計(jì)及圖形學(xué)學(xué)報(bào),2001,13 (7) :667-671.</p><p>　　[2] 亢銳,葉青,范全義1基于Multi-agent 技術(shù)的Internet信息挖研究[J]. 計(jì)算機(jī)工程,2001,27 (2) :107-109

44、.</p><p>　　[3] CHORAFASDN. Agenttechnologyhandbook [M].NewYork:McGraHill,2001.</p><p>　　[4]RaymondKosala,HendrikBolckeel.WebMiningResearch:ASurvey[J].ACMSIGKDD2005,2 (1) :6-8.</p><p&g

45、t;　　[5] AjithAbrahamBussinessIntelligenceFromWebUsageMining[J].</p><p>　　IEEEPress,2003,11 (1) :94-107.</p><p><b>　　附 錄</b></p><p>　?。?） 時(shí)序控制電路部分</p><p><

46、;b>　　程序如下：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity sxkz is</p><p&

47、gt;　　port(chose_key:in std_logic;</p><p>　　clk_in:in std_logic;</p><p>　　clr:in std_logic;</p><p>　　clk:out std_logic);</p><p>　　end entity sxkz;</p><p>　　

48、architecture art of sxkz is</p><p>　　signal cllk:std_logic;</p><p><b>　　begin</b></p><p>　　process(clk_in,clr,chose_key)is</p><p>　　variable temp:std_logic_

49、vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　if clr='1'then</p><p>　　cllk<='0';temp:="000";</p><p>　　elsif rising_edge(cl

50、k_in)then</p><p>　　if chose_key='1'then</p><p>　　if temp="011"then</p><p>　　temp:="000";</p><p>　　cllk<=not cllk;</p><p><

51、;b>　　else</b></p><p>　　temp:=temp+'1';</p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　if temp="111"then</p

52、><p>　　temp:="000";</p><p>　　cllk<=not cllk;</p><p><b>　　else</b></p><p>　　temp:=temp+'1';</p><p><b>　　end if;</b>

53、;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　clk<=cllk;</p><p>　　end architecture art;</p

54、><p>　?。?）顯示控制電路部分</p><p><b>　　程序如下：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY XSKZ IS</p><p>

55、　　PORT(CLK:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));</p><p>　　END ENTITY XSKZ;</p><p>　　ARCHITECTURE ART OF XSKZ IS</

56、p><p>　　TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);</p><p>　　SIGNAL CURRENT_STATE:STATE;</p><p>　　SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);</p><p><b>　　BEGIN</b>&l

57、t;/p><p>　　PROCESS(CLR,CLK)IS</p><p>　　CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):="0001000100010001";</p><p>　　CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):="10101010101010

58、10";</p><p>　　CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):="0011001100110011";</p><p>　　CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):="0100100100100100";</p><p>

59、　　CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):="1001010010100101";</p><p>　　CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):="1101101101100110";</p><p><b>　　BEGIN</b><

60、/p><p>　　IF CLR='1' THEN</p><p>　　CURRENT_STATE<=S0;</p><p>　　ELSIF RISING_EDGE(CLK) THEN</p><p>　　CASE CURRENT_STATE IS</p><p><b>　　WHEN S0=

61、></b></p><p>　　FLOWER<="ZZZZZZZZZZZZZZZZ";</p><p>　　CURRENT_STATE<=S1;</p><p><b>　　WHEN S1=></b></p><p>　　FLOWER<=F1;</p&g

62、t;<p>　　CURRENT_STATE<=S2;</p><p><b>　　WHEN S2=></b></p><p>　　FLOWER<=F2;</p><p>　　CURRENT_STATE<=S3;</p><p><b>　　WHEN S3=></

63、b></p><p>　　FLOWER<=F3;</p><p>　　CURRENT_STATE<=S4;</p><p><b>　　WHEN S4=></b></p><p>　　FLOWER<=F4;</p><p>　　CURRENT_STATE<=S5

64、;</p><p><b>　　WHEN S5=></b></p><p>　　FLOWER<=F5;</p><p>　　CURRENT_STATE<=S6;</p><p><b>　　WHEN S6=></b></p><p>　　FLOWER&

65、lt;=F6;</p><p>　　CURRENT_STATE<=S1;</p><p><b>　　END CASE;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　LED<=FLO

66、WER;</p><p>　　END ARCHITECTURE ART; </p><p>　?。?）整個(gè)電路系統(tǒng)部分</p><p><b>　　程序如下：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;<

67、;/p><p>　　ENTITY CDKZQ IS</p><p>　　PORT(CLK_IN:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　CHOSE_KEY:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15

68、DOWNTO 0));</p><p>　　END ENTITY CDKZQ;</p><p>　　ARCHITECTURE ART OF CDKZQ IS</p><p>　　COMPONENT SXKZ IS</p><p>　　PORT(CHOSE_KEY:IN STD_LOGIC;</p><p>　　CLK_

69、IN:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　CLK:OUT STD_LOGIC);</p><p>　　END COMPONENT SXKZ;</p><p>　　COMPONENT XSKZ IS</p><p>　　PORT(CLK:IN STD_L

70、OGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));</p><p>　　END COMPONENT XSKZ;</p><p>　　SIGNAL S1:STD_LOGIC;</p><p><b&g

71、t;　　BEGIN</b></p><p>　　U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1);</p><p>　　U2:XSKZ PORT MAP(S1,CLR,LED);</p><p>　　END ARCHITECTURE ART;　　 endprocess;</p><p>　　end