eda課程設(shè)計-彩燈控制器

上傳人：奔*** IP屬地：河北更新時間：2024-03-01 格式：doc 頁數(shù)：21 大?。?36.00KB 人氣指數(shù)：12 舉報 版權(quán)申訴

已閱讀1頁，還剩20頁未讀，繼續(xù)免費(fèi)閱讀

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、　　EDA技術(shù)課程設(shè)計報告　　題目：彩燈控制器一 　　學(xué) 院：電氣與電子工程學(xué)院 　　專業(yè)：電子信息工程 　　班級： <p&g

2、t;　　姓名： 　　學(xué) 號： 　　2012年4月7日　　目錄　　1．設(shè)計目的····&#

3、183;····································

4、3　　2．設(shè)計題目要求·······························&#

5、183;·····3　　3．設(shè)計原理··························

6、···············4　　3.1方案論證················

7、83;·······························4　　3.2模塊設(shè)計

8、····································

9、3;···········6　　3.3系統(tǒng)結(jié)構(gòu)····················&

10、#183;···························8　　4仿真波形····

11、····································

12、3;··9　　4.1波形圖1·····························&

13、#183;··················9　　4.2波形圖2············

14、3;···································10</p

15、>　　5鎖管腳·································&

16、#183;··········10　　6附錄程序·····················

17、;·····················11　　6.1分頻器··········&#

18、183;····································

19、··11　　6.2 LED·····························&#

20、183;·····················14　　6.3 33進(jìn)制計數(shù)器·········

21、·································17

22、;　　6.4 4選1選擇器··································

23、83;········18　　7總結(jié)·······················

24、83;······················19　　8參考書目·········&

25、#183;································21

26、　　1.設(shè)計目的　　學(xué)習(xí)EDA開發(fā)軟件Quartus II的使用方法，熟悉可編程邏輯器件的使用，通過制作來了解彩燈控制系統(tǒng)。　　2.設(shè)計題目描述和要求　　1）有八只LED，L0……L7　　2）顯示順序如下表</

27、b>　　3）顯示間隔為0.25S，0.5S，1S，2S可調(diào)。　　3.設(shè)計原理　　3.1 方案論證　　這次的彩燈設(shè)計采用的是分模塊來完成的，包括分頻器、計數(shù)器、彩燈控制器。其中彩燈控制器是用來

28、輸出不同的花樣，彩燈控制器的輸出則是用一個33進(jìn)制的計數(shù)器來控制。本次的彩燈控制采用的模式6來進(jìn)行顯示。　　3.2 模塊設(shè)計　　1)分頻器模塊（圖1）　　設(shè)計要求顯示間隔可調(diào)，所以設(shè)計分頻器來實(shí)現(xiàn)間隔為0.25S，0.5S，1S，2S時間。<p&

29、gt;　　Rst:輸入信號復(fù)位信號。　　Clk:輸入信號模塊的功能即為分頻輸入的頻率信號。　　Clk_2、clk_4、clk_8、clk_16：輸出信號即為分頻模塊對輸入信號clk的分頻，分別為1/2分頻輸出、1/4分頻輸出、1/8分頻輸出、1/16分頻輸出。　　2)33進(jìn)制計數(shù)器模塊（圖2）</p&

30、gt;　　33進(jìn)制模塊用來控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。　　Rst:輸入信號，復(fù)位信號。　　Clk:輸入信號，用來給模塊提供工作頻率。　　Count-out[5..0]:輸出信號，即為33進(jìn)制計數(shù)器的輸出。　　3)彩燈控制模塊（圖3

31、）　　彩燈控制模塊用來直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。　　Rst:輸入信號使彩燈控制模塊輸出為“11111110”，即讓彩燈輸出“序號0”。　　Input[5..0]:輸入信號不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。　　Output[7

32、..0]:輸出信號直接與彩燈相連來控制彩燈。　　4) 4選1選擇器模塊（圖4）　　Rst:輸入信號復(fù)位信號。　　In1、in2、in3、in4：輸入信號接分頻器的輸出。　　Inp[1..0]：輸入信號用來控制選擇器的選擇，選擇可調(diào)時間。&l

33、t;p>　　Output1：輸出信號輸出不同的頻率來控制彩燈顯示頻率。　　Output2[6..0]：輸出信號顯示可調(diào)時間模式。　　3.3 系統(tǒng)結(jié)構(gòu)（圖5）　　整個系統(tǒng)就是各個分模塊組成來實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)用時鐘來控制33進(jìn)制計數(shù)器即控制彩燈控制模塊來實(shí)現(xiàn)彩燈的不同輸出。

34、　　4.時序仿真　　4.1波形圖1（圖6）　　4.2波形圖2（圖7）　　5.鎖管腳（圖8）　　6．附錄程序<

35、p>　　6.1 33進(jìn)制計數(shù)器　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;　　ENTITY counter_33 IS　　PORT<b

36、>　　(　　clk,rst: INstd _logic;　　count_ out: OUT integer range 0 to 32);　　END counter_33;　　ARCHITECTURE a OF counter_33

37、 IS　　BEGIN　　PROCESS (rst,clk)　　variable temp:integer range 0 to 33;　　BEGIN

38、IF rst='1' THEN temp:=0;　　ELSIF (clk'event and clk='1') THEN 　　temp:=temp+1;　　if(temp=33) then temp:=0;　　e

39、nd if;　　END IF;　　count_ out<=temp;　　END PROCESS;　　END a;<

40、b>　　6.2分頻器　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;　　ENTITY fenpinqi IS　　PORT&l

41、t;b>　　(　　clk,rst: INstd_logic;　　clk_2,clk_4,clk_8,clk_16: OUT std_logic　　);　　END fenpinqi;

42、　　ARCHITECTURE cd OF fenpinqi IS　　Begin　　p1:process(clk,rst)　　variable a:integer range 0 to 20;

43、begin　　if rst='1' then clk_2<='0'; 　　else　　if clk'event and clk='1'then

44、;　　if a>=1 then　　a:=0;　　clk_2<='1';　　else　　a:=a+1;<

45、/p>　　clk_2<='0';　　end if;　　end if;　　end if;　　end proce

46、ss p1;　　p2:process(clk,rst)　　variable b:integer range 0 to 20;　　begin　　if rst='1' then

47、clk_4<='0'; 　　else　　if clk'event and clk='1'then　　if b>=3 then　　b

48、:=0;　　clk_4<='1';　　else　　b:=b+1;　　clk_4<='0';

49、　　end if;　　end if;　　end if;　　end process p2;　　p3:process(clk,rst)&l

50、t;p>　　variable c:integer range 0 to 20;　　begin　　if rst='1' then　　clk_8<='0';

51、;　　else　　if clk'event and clk='1'then　　if c>=7 then　　c:=0;　　clk_8<='1';

52、　　else　　c:=c+1;　　clk_8<='0';　　end if;　　end if;&l

53、t;/b>　　end if;　　end process p3;　　p4:process(clk,rst)　　variable d:integer range 0 to 20;<b&

54、gt;　　begin　　if rst='1' then　　clk_16<='0'; 　　else　　if clk'event and c

55、lk='1'then　　if d>=15 then　　d:=0;　　clk_16<='1';　　else<

56、;b>　　d:=d+1;　　clk_16<='0';　　end if;　　end if;　　end if;&l

57、t;/p>　　end process p4;　　end cd;　　6.3 LED　　LIBRARY ieee;　　USE ieee.std_logic_1164.all

58、;　　ENTITY LED IS　　PORT　　( 　　input: ININTEGER RANGE 0 TO 32;　　rst:in std _

59、logic; 　　output: OUT std_ logic _vector(7 downto 0)　　);　　END LED;　　ARCHITECTURE a OF LED IS&l

60、t;/p>　　BEGIN　　PROCESS (input)　　BEGIN　　if rst='1' then output<="11111110";

61、　　else　　case input is　　when 0=>output<="11111110";　　when 1=>output<="01111111";<p

62、>　　when 2=>output<="10111111";　　when 3=>output<="11011111";　　when 4=>output<="11101111";　　when 5=>outpu

63、t<="11110111";　　when 6=>output<="11111011";　　when 7=>output<="11111101";　　when 8=>output<="11111110&q

64、uot;;　　when 9=>output<="11111111";　　when 10=>output<="01111111";　　when 11=>output<="00111111";<

65、;p>　　when 12=>output<="00011111";　　when 13=>output<="00001111";　　when 14=>output<="00000111";　　when 15=>

66、;output<="00000011"; 　　when 16=>output<="00000001";　　when 17=>output<="00000000";　　when 18=>output<="

67、10000000";　　when 19=>output<="11000000";　　when 20=>output<="11100000";　　when 21=>output<="11110000";<

68、/p>　　when 22=>output<="11111000";　　when 23=>output<="11111100";　　when 24=>output<="11111110";

69、when 25=>output<="10000000";　　when 26=>output<="01000000";　　when 27=>output<="00100000";　　when 28=>output&

70、lt;="00010000";　　when 29=>output<="00001000";　　when 30=>output<="00000100";　　when 31=>output<="00000010&

71、quot;;　　when 32=>output<="00000001";　　when others=>null;　　end case;　　end if;<

72、;/p>　　end process;　　end a;　　6.4 4選1選擇器　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;

73、;　　ENTITY xzq4_1 IS　　PORT　　( 　　rst: in std _logic;　　inp: in std_ logic_ vector(1 downto 0);</

74、p>　　in1,in2,in3,in4: In std _logic;　　output1: out std_ logic;　　output2: out std_ logic _vector(6 downto 0)　　);

75、;　　END xzq4_1;　　ARCHITECTURE a OF xzq4_1 IS　　SIGNAL OUTPUT: std_logic_vector(6 downto 0);　　BEGIN　　PROCESS

76、 (rst,inp)　　BEGIN　　if(rst='1') then output1<='0';　　else　　case inp is

77、　　when "00"=>output1<=in1;OUTPUT<="0111111"; 　　when "01"=>output1<=in2;OUTPUT<="0000110";　　when "10"

78、;=>output1<=in3;OUTPUT<="1011011";　　when "11"=>output1<=in4;OUTPUT<="1001111";　　when others=>null;　　end ca

79、se; 　　end if;　　output2<=OUTPUT;　　END PROCESS;　　END a;　　7.總結(jié)

80、　　做課程設(shè)計的時間雖然很短暫，但從中獲益匪淺，首先對EDA這門課程有了更深的了解，無形中便加深了對EDA的了解及運(yùn)用能力。以學(xué)的到很多很多同時不僅可以鞏固以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。EDA設(shè)計對我們的總體電路的設(shè)計的要求更嚴(yán)格，需要通過翻閱復(fù)習(xí)以前學(xué)過的知識確立了實(shí)驗(yàn)總體設(shè)計方案，然后逐步細(xì)化進(jìn)行各模塊的設(shè)計；通過這次設(shè)計，進(jìn)一步加深了對ED

81、A的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細(xì)心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點(diǎn)困難,在設(shè)定輸入信號后，想要的結(jié)果不能在波形上得到正確的顯示，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r鐘信號對于器件的延遲時間來說太短了。經(jīng)

82、過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值。另外，Endtime的值需要設(shè)置的長一點(diǎn)：10s左右，這樣就可以觀察到完整的仿真結(jié)果。使我對電路故障的排查能力有了很大的提高。　　其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因?yàn)槊總€線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會導(dǎo)致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，

83、只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。　　通過這次課程設(shè)計使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，才能提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠

84、牢固。　　總的來說，這次設(shè)計的彩燈控制電路還是比較成功的，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識，而且鍛煉了自己的能力.同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝。　　8.參考書目　　金西，《VHDL與復(fù)雜數(shù)字系統(tǒng)設(shè)計》

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

溫馨提示

1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

eda課程設(shè)計-彩燈控制器

文檔簡介

溫馨提示

最新文檔

評論

eda課程設(shè)計-彩燈控制器

文檔簡介

溫馨提示

最新文檔

評論

免費(fèi)下載