電子系統(tǒng)級設(shè)計課程設(shè)計--電子系統(tǒng)級（esl）設(shè)計

1、<p>　　電子系統(tǒng)級（ESL）設(shè)計</p><p>　　摘要：電子系統(tǒng)級設(shè)計（ESL,Electronic System Level)設(shè)計是能夠讓SOC 設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)，并提供下游寄存器傳輸級(RTL)實現(xiàn)的驗證基礎(chǔ)。ESL牽涉到比RTL級別更高層次的電路設(shè)計，其基本的關(guān)注點在于系統(tǒng)架構(gòu)的優(yōu)化、軟硬件劃分、系統(tǒng)架構(gòu)原型建模、以及軟硬件協(xié)同仿

2、真驗證。SystemC是一種很好的軟硬件聯(lián)合設(shè)計語言,它不僅可以幫助設(shè)計人員完成一個復(fù)雜的系統(tǒng)設(shè)計,還可以避免傳統(tǒng)設(shè)計中的各種弊端,并提高設(shè)計效率。</p><p>　　關(guān)鍵詞：電子系統(tǒng)級設(shè)計；SOC；SystemC</p><p><b>　　引言</b></p><p>　　目前，高質(zhì)量的電子系統(tǒng)設(shè)計變得越來越復(fù)雜和困難。功能更繁雜的設(shè)計需

3、求，更短的上市時間，不斷增加的成本壓力使這種趨勢看起來還在加速。從應(yīng)用概念到硅片實現(xiàn)的過程已經(jīng)不能僅僅靠工程師聰明的大腦來完成，而更需要依賴于嚴格完善的設(shè)計方法學(xué)。</p><p>　　隨著片上系統(tǒng)（SoC，System on Chip)設(shè)計復(fù)雜度的不斷提高，設(shè)計前期在系統(tǒng)級別進行軟硬件劃分對SoC各方面性能的影響日趨增加，迫切需要高效快速性能分析和驗證方法學(xué)。傳統(tǒng)的RTL仿真平臺不能提供較快的仿真速度與較大的仿

4、真規(guī)模，F(xiàn)PGA平臺則不能提供詳細的性能分析指標，而電子系統(tǒng)級設(shè)計（Electronic System Level，ESL）方法，不僅提供高速的仿真驗證手段還提供詳細的性能分析指標，已經(jīng)成為當(dāng)今SoC設(shè)計領(lǐng)域最前沿的設(shè)計方法，它是能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)。</p><p>　　電子系統(tǒng)級設(shè)計（ESL，Electronic System Level）牽

5、涉到比RTL級別更高層次的電路設(shè)計，其基本的關(guān)注點在于系統(tǒng)架構(gòu)的優(yōu)化、軟硬件劃分、系統(tǒng)架構(gòu)原型建模、以及軟硬件協(xié)同仿真驗證。全新的ESL工具為電路系統(tǒng)級建模提供了虛擬原型的基本仿真平臺。電子系統(tǒng)級設(shè)計正在從學(xué)術(shù)研究的課題變成業(yè)界廣為接受的建模手段，它完成從理想應(yīng)用優(yōu)化到目標體系結(jié)構(gòu)建立。而后依據(jù)預(yù)期產(chǎn)量規(guī)模的不同，用SoC 芯片或可編程平臺實現(xiàn)。</p><p>　　2 .傳統(tǒng)SOC設(shè)計方法的局限</p&g

6、t;<p>　　目前的設(shè)計方法不能充分利用設(shè)計能力來快速構(gòu)建滿足市場需求的SoC。而只有快速適應(yīng)消費電子市場的變化，商業(yè)系統(tǒng)設(shè)計公司才能在競爭中勝出。這使SoC設(shè)計方法的研究具有重要的現(xiàn)實意義。</p><p>　　目前在技術(shù)上，SoC設(shè)計面臨的主要挑戰(zhàn)是在系統(tǒng)建模和硬件設(shè)計之間的不連續(xù)性。通常系統(tǒng)是使用C語言或其他系統(tǒng)描述語言定義的。而系統(tǒng)的集成電路實現(xiàn)卻使用硬件描述語言，因此導(dǎo)致轉(zhuǎn)換和重寫系統(tǒng)的

7、負擔(dān)。這樣的流程使得設(shè)計過程中容易出錯而且耗時。驗證流程中需要仿真大規(guī)模系統(tǒng)，仿真速度難以需滿足設(shè)計需求。HDL模型仿真效率低，需要提高抽象層次。SoC系統(tǒng)中的組件具有多樣性異質(zhì)性，包括各個專業(yè)的設(shè)計，模擬和數(shù)字設(shè)計等等，需要提供異質(zhì)的仿真環(huán)境以及對系統(tǒng)級設(shè)計空間的探索復(fù)雜性的管理。千萬門級的規(guī)模使得設(shè)計本身的管理成為問題深亞微米集成電路中，沿線延遲的增加使時序收斂問題顯得更加突出，需要消除前端邏輯設(shè)計和后端物理設(shè)計的反復(fù)返工問題傳統(tǒng)的

8、設(shè)計重用方法需要適應(yīng)規(guī)模的增長。系統(tǒng)設(shè)計需要具有競爭力，從基于芯片的設(shè)計方法，過渡到基于IP核的設(shè)計也是必然趨勢。雖然可以使用標準接口，但是更理想的辦法是分離出通訊部分，使用接口綜合技術(shù)。因此需要設(shè)計工具重點面向模塊間的通訊和互連，門級和寄存器傳輸級(RTL)仿真速度太慢，不適合系統(tǒng)設(shè)計。需要提高設(shè)計的抽象層次。SoC設(shè)計的趨勢是向高層抽象移動，更強調(diào)芯片級的規(guī)劃和驗證。</p><p>　　3. ESL設(shè)計的基

9、本概念</p><p>　　ESL設(shè)計指系統(tǒng)級的設(shè)計方法，從算法建模演變而來。ESL設(shè)計已經(jīng)演變?yōu)榍度胧较到y(tǒng)軟硬件設(shè)計、驗證、調(diào)試的一種補充方法學(xué)。在ESL設(shè)計中能夠?qū)崿F(xiàn)軟硬件的交互和較高層次上的設(shè)計抽象。ESL設(shè)計能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件，并能夠為下游的寄存器傳輸級(RTL)實現(xiàn)提供驗證基礎(chǔ)。</p><p>　　ESL設(shè)計以抽象方式來

10、描述系統(tǒng)單芯片（SoC）設(shè)計。在ESL設(shè)計中，系統(tǒng)的描述和仿真的速度快，讓設(shè)計工程師有充裕的時間分析設(shè)計內(nèi)容。并且能提供足夠精度的虛擬原型，以配合軟件的設(shè)計。ESL設(shè)計不僅能應(yīng)用在設(shè)計初期與系統(tǒng)架構(gòu)規(guī)劃階段，亦能支持整個硬件與軟件互動設(shè)計的流程。</p><p>　　ESL設(shè)計技術(shù)與IP模塊能將流程融入現(xiàn)有的硬件與軟件設(shè)計與工具流程，在SoC開發(fā)流程中扮演協(xié)調(diào)統(tǒng)合的角色。它們讓工程師能開發(fā)含有數(shù)百萬邏輯門與數(shù)十萬

11、行程序代碼的設(shè)計，并提供一套理想平臺，用來進行驗證，滿足客戶持續(xù)成長的需求。</p><p>　　4. ESL設(shè)計的特點</p><p>　　ESL設(shè)計之所以會受歡迎，主要源于以下五方面功能：功能正確和時鐘精確型的執(zhí)行環(huán)境使提前開發(fā)軟件成為可能，縮短了軟硬件集成的時間。系統(tǒng)設(shè)計更早地和驗證流程相結(jié)合，能確定工程開發(fā)產(chǎn)品的正確性。在抽象層設(shè)置的約束和參數(shù)可以被傳遞到各種用于設(shè)計實現(xiàn)的工具中。

12、</p><p>　　（1）更早地進行軟件開發(fā)</p><p>　　有了虛擬的原型平臺意味著可以更早地開始軟件開發(fā)。對于目前基于SystemC語言的ESL設(shè)計方法學(xué)來說，ESL設(shè)計工程師可用SystemC生成一個用來仿真SoC行為的事務(wù)級模型。由于事務(wù)級模型的開發(fā)速度比RTL模型要快得多。在RTL實現(xiàn)以前，完成TLM建模后的系統(tǒng)就可以開始軟件的開發(fā)。這樣軟件的開發(fā)可以和RTL實現(xiàn)同時展開，

13、而不是傳統(tǒng)上的在RTL實現(xiàn)完成以后才開始軟件的開發(fā)。雖然部分和硬件實現(xiàn)細節(jié)有關(guān)的軟件要在RTL完成以后才能開始，但還是可以節(jié)省大量的開發(fā)時間。</p><p>　　（2）更高層次上的硬件設(shè)計</p><p>　　為了適應(yīng)不斷變化的市場要求，需要不斷推出新產(chǎn)品或經(jīng)過改進的產(chǎn)品。在SoC設(shè)計中可以通過改進一些模塊的性能、增加功能模塊或存儲器、甚至在體系結(jié)構(gòu)上做出重大的調(diào)整。因此設(shè)計工程師必須擁

14、有可實現(xiàn)的快速硬件設(shè)計方法。為了實現(xiàn)快速的硬件設(shè)計，在ESL設(shè)計須建立在較高層次上的抽象如事務(wù)級建模（TLM）。事務(wù)級模型應(yīng)用于函數(shù)調(diào)用和數(shù)據(jù)包傳輸層。傳輸級模型可以分為事件觸發(fā)型和時鐘精確型，這些模型能夠提供比RTL級模型快好幾個數(shù)量級的仿真速度。ESL工具的挑戰(zhàn)就是既要保持足夠精度的時序信息來幫助設(shè)計決策，又要提供足夠的仿真速度以滿足大型的系統(tǒng)軟件（如OS啟動）在可接受的時間內(nèi)的完整運行。只要掌握了這種平衡，就可以在高級設(shè)計中驗證時

15、序和設(shè)置約束條件，再將這些優(yōu)化的設(shè)計分割、分配到各個不同的軟、硬件設(shè)計工作組去加以實現(xiàn)。RTL仿真通常只能提供10MIPS到數(shù)百MIPS左右的性能；然而，時鐘精確型的ESL仿真卻能達到100KMIPS到1MMIPS的仿真速度。</p><p>　?。?）設(shè)計的可配置性和自動生成</p><p>　　越來越多的系統(tǒng)強調(diào)自己的可配置性，諸如：不同的處理器、不同的總線帶寬、不同的存儲器容量、無數(shù)

16、的外設(shè)。配置和生成出來的設(shè)計必須和驗證環(huán)境得到的結(jié)果完全一致，并延續(xù)到整個設(shè)計流程中。通過ESL模型，結(jié)構(gòu)設(shè)計師能夠找到最好的配置方案。但是，這樣產(chǎn)生出來的結(jié)果需要和一套骨架的驗證環(huán)境同步到設(shè)計實現(xiàn)中去。如ARM已經(jīng)實現(xiàn)了從RealView SoC Designer ESL環(huán)境中自動導(dǎo)入SynopsysDesignWare coreAssembler SoC的集成和綜合流程，并且可以從coreAssembler或Mentor Graph

17、ics公司的Platform Express中啟動ARM PL300 AXI可配置互聯(lián)生成器，來生成AXI總線系統(tǒng)。</p><p>　?。?）方便的架構(gòu)設(shè)計</p><p>　　ESL架構(gòu)設(shè)計能完成功能到運算引擎的映射。這里的引擎指的是那些可編程的目標——如處理器、可配置的DSP協(xié)處理器，或者是特殊的硬件模塊如UART外設(shè)、互連系統(tǒng)和存儲器結(jié)構(gòu)。這是系統(tǒng)設(shè)計的開始環(huán)節(jié)，從行為上劃分系統(tǒng)，

18、驗證各種配置選擇的可行性及優(yōu)化程度。ESL工具對于開發(fā)可配置結(jié)構(gòu)體系是非常關(guān)鍵的。它使系統(tǒng)結(jié)構(gòu)從抽象的行為級很容易地映射到具體的硬件設(shè)計，從而方便決定哪些模塊可以被復(fù)用，哪些新模塊需要設(shè)計。還能提供必要信息指導(dǎo)最優(yōu)化的通訊、調(diào)度和仲裁機制。</p><p>　?。?）快速測試和驗證</p><p>　　由于ESL設(shè)計中的抽象級別明顯高于RTL設(shè)計抽象級別，ESL設(shè)計中可以做到描述模塊內(nèi)的電

19、路狀態(tài)、精確到納秒的轉(zhuǎn)換以及精確到位的總線行為。相比使用RTL，使用周期精確的事務(wù)級模型將使硬件驗證和硬件/軟件協(xié)同驗證速度快1000倍或者更多。這種方法不僅可產(chǎn)生用于驗證系統(tǒng)行為，它還支持與較低抽象級別的RTL模型的協(xié)同仿真。如果ESL設(shè)計抽象級別被當(dāng)作一個測試臺的話，當(dāng)下游的RTL實現(xiàn)模塊可用時，它們便可在這個測試臺上進行驗證。</p><p>　　系統(tǒng)級的HW/SW協(xié)同驗證要優(yōu)于C/RTL實現(xiàn)級的HW/SW

20、協(xié)同驗證。因為在系統(tǒng)級的驗證可以在較早的展開，而不必等到底層的實現(xiàn)完成后才開始。在底層實現(xiàn)沒有開始前的協(xié)同驗證可以及時修改體系結(jié)構(gòu)或軟硬件劃分中的不合理因素。越高層次上的驗證，可以越大程度上減少修改設(shè)計帶來的損失。</p><p><b>　　5.ESL設(shè)計方法</b></p><p>　　ESL作為一種先進的設(shè)計方法學(xué)，能夠用于硬件的功能建模與體系結(jié)構(gòu)的探察，給硬件

21、架構(gòu)設(shè)計人員提供準確可靠的設(shè)計依據(jù)，因此在本章的內(nèi)容里將將詳細介紹ESL設(shè)計的基本流程與ESL的核心方法—利用SystemC實現(xiàn)事務(wù)級建模的基本理念。</p><p>　　首先要指出的是在設(shè)計的哪個階段使用ESL設(shè)計方法和ESL設(shè)計工具。每一個電子產(chǎn)品的設(shè)計過程以某一種形式的頂層定義開始。這個定義過程可以以文本的形式描述，也可以用圖表、狀態(tài)圖、算法描述，或者利用工具如MATLAB等描述。ESL設(shè)計并不是定位在這個

22、層次上的設(shè)計。而是通過描述系統(tǒng)怎樣工作，并為進一步的實現(xiàn)提供一個解決方案。ESL設(shè)計成為系統(tǒng)和更加底層設(shè)計之間的橋梁。ESL設(shè)計包括功能設(shè)計和體系結(jié)構(gòu)設(shè)計兩大領(lǐng)域。</p><p>　　系統(tǒng)的行為由功能模塊實現(xiàn)，功能模塊設(shè)計必須關(guān)注系統(tǒng)的應(yīng)用。功能設(shè)計不考慮硬件和軟件，物理和工藝。功能設(shè)計包括實現(xiàn)功能模塊結(jié)構(gòu)、模塊之間的通信和它們的基本行為。在ESL中一個硬件功能模塊的設(shè)計包括定義正確的功能，確定輸入和輸出，劃分

23、子模塊，確定子模塊的結(jié)構(gòu)、數(shù)據(jù)流和控制邏輯，還要為其模塊建立測試環(huán)境。這個設(shè)計過程和RTL的設(shè)計流程相似，但他們在不同的抽象層次上，使用不同的設(shè)計語言，例如，在ESL的功能模塊建模過程中使用SystemC或SystemVerilog，而RTL級建模則使用Verilog或者VHDL。</p><p>　　體系結(jié)構(gòu)設(shè)計首先要建立平臺的描述。接著將應(yīng)用的功能部件影射到平臺。驗證體系結(jié)構(gòu)模型，并根據(jù)成本和性能優(yōu)化這個結(jié)構(gòu)

24、。在體系結(jié)構(gòu)設(shè)計中需要考慮處理器的類型、處理器的數(shù)量、存儲器的大小、Cache性能、總線互聯(lián)和占用率、軟件和硬件的功能劃分和評估、功耗的評估和優(yōu)化等。</p><p>　　首先ESL接受一個設(shè)計定義的輸入，這個定義可以是文本、圖表、算法或者是某種描述語言如UML，SLD，MATLAB等的描述。對于這個輸入的定義，在ESL設(shè)計完成算法的開發(fā)，接口定義，用ESL語言或其他語言來描述來完成體系結(jié)構(gòu)的設(shè)計。并在此基礎(chǔ)上完

25、成軟硬件的劃分。完成軟硬件劃分后，可以開始軟件和硬件的設(shè)計。在硬件設(shè)計中，對于功能單元需要在較高層次上的建模，完成功能設(shè)計。比如說用SystemC進行事務(wù)級的建模。</p><p>　　用C/C++或其他高級語言完成應(yīng)用軟件的設(shè)計。在這個階段開始軟硬件的協(xié)同驗證，根據(jù)協(xié)同驗證的結(jié)果反饋給體系結(jié)構(gòu)和軟硬件劃分。后者根據(jù)性能、成本等因素重新做出調(diào)整。軟硬件的設(shè)計和驗證，包括軟硬件的協(xié)同驗證是一個重復(fù)的過程，在整個設(shè)計

26、過程中都要根據(jù)驗證的結(jié)果對體統(tǒng)和設(shè)計做出調(diào)整。</p><p>　　完成驗證的硬件和軟件設(shè)計就可以組成一個完整地系統(tǒng)級設(shè)計。傳遞給下一級</p><p>　　的設(shè)計作為輸入。比如說是ESL設(shè)計為軟件應(yīng)用提供C或C++語言描述的程序。為定制電路提供Verilog或VHDL語言描述的硬件設(shè)計。為硬件平臺提供PCB板的功能部件或抽象層IP，比如說基于SystemC的IP。在實現(xiàn)ESL設(shè)計流程的具

27、體過程中，有不同的實現(xiàn)方法可以采用。下面介紹兩種應(yīng)用得比較多</p><p><b>　　的設(shè)計方法。</b></p><p>　　在完成系統(tǒng)功能定義后，設(shè)計方法之一是從系統(tǒng)的定義開始，先進行算法級設(shè)計。通常用MatLab等工具進行算法的分析，接著用Simulink等工具進行數(shù)據(jù)流的分析。完成分析后進行體系結(jié)構(gòu)的平臺的設(shè)計。體系結(jié)構(gòu)和平臺設(shè)計要進行系統(tǒng)級的驗證，以確定

28、結(jié)構(gòu)是否合理。在體系結(jié)構(gòu)的設(shè)計中，首先從IP庫中獲取已有的硬件模塊的事物級模型，如處理器和總線模型，或者重新設(shè)計IP庫中沒有的模塊的事物級模型。硬件模塊的事物級建模完成后，建立系統(tǒng)模型。接下來輸入軟件參考模型進行軟硬件的協(xié)同驗證。體系結(jié)構(gòu)的系統(tǒng)級驗證的目標是確定存儲器的大小、DMA的定義、總線帶寬和軟硬件劃分等。</p><p>　　與圖2中的ESL設(shè)計方法一相比，圖3中的設(shè)計方法是直接由軟件參考代碼開始，創(chuàng)建事

29、物級模型的虛擬平臺，在此基礎(chǔ)上進行系統(tǒng)結(jié)構(gòu)設(shè)計，驗證和性能的分析。通常，軟件參考代碼已實現(xiàn)了基本功能，特別是保證了算法及數(shù)據(jù)流等的正確性。如，軟件參考代碼可以是某一標準協(xié)議的用C語言寫的參考代碼。在軟件參考代碼和事物級模型的基礎(chǔ)上分別進行軟件和硬件的設(shè)計。在軟件設(shè)計中，會把建立完成的虛擬平臺和構(gòu)架作為集成開發(fā)環(huán)境的一部分。集成開發(fā)環(huán)境還包括編譯器和調(diào)試工具的開發(fā)。在設(shè)計的過程通過軟硬件的協(xié)同驗證調(diào)整設(shè)計的內(nèi)容。</p>&

30、lt;p>　　6.SystemC的系統(tǒng)級芯片設(shè)計方法研究</p><p>　　在傳統(tǒng)設(shè)計方法中,設(shè)計的系統(tǒng)級往往使用UML,SDL, C, C++等進行描述以實現(xiàn)各功能模塊的算法,而在寄存器傳輸級使用硬件描述語言進行描述。最廣泛使用的2種硬件描述語言是VHDL和Verilog HDL,傳統(tǒng)的系統(tǒng)設(shè)計方法流程如圖3所示。從圖中不難看出,傳統(tǒng)的設(shè)計方法會出現(xiàn)如下弊端:首先,設(shè)計人員需要使用C/C++語言來建立系

31、統(tǒng)級模型,并驗證模型的正確性,在設(shè)計細化階段,原始的C和C++描述必須手工轉(zhuǎn)換為使用VHDL或Verilog HDL。在這個轉(zhuǎn)換過程中會花費大量的時間,并產(chǎn)生一些錯誤。</p><p>　　其次,當(dāng)使用C語言描述的模塊轉(zhuǎn)換成HDL描述的模塊之后,后者將會成為今后設(shè)計的焦點,而設(shè)計人員花費大量時間建立起來的C模型將再沒有什么用處。再次,需要使用多個測試平臺。因為在系統(tǒng)級建立起來的針對C語言描述的模塊測試平臺無法直接

32、轉(zhuǎn)換成針對HDL語言描述的模塊所需要的測試平臺。</p><p>　　無論采用什么樣的設(shè)計方法學(xué),人們都需要對SOC時代的復(fù)雜電子系統(tǒng)進行描述,以選擇合適的系統(tǒng)架構(gòu)進行軟硬件劃分、算法仿真等。描述的級別越低,細節(jié)問題就越突出,對實際系統(tǒng)的模仿就越精確,完成建模消耗的時間、仿真和驗證時間就越長。相反,描述的抽象級別越高,完成建模需要的時間就越短,但對目標系統(tǒng)的描述也就越不精確。作為設(shè)計人員必須在速度和精確性之間做出

33、選擇。</p><p>　　人們對系統(tǒng)級描述語言的要求是:高仿真速度以及建模效率、時序和行為可以分開建模、支持基于接口的設(shè)計、支持軟硬件混合建模、支持從系統(tǒng)級到門級的無縫過渡、支持系統(tǒng)級調(diào)試和系統(tǒng)性能分析等。人們迫切需要一種語言單一地完成全部設(shè)計。這種語言必須能夠用于描述各種不同的抽象級別(如系統(tǒng)級、寄存器傳輸級等),能夠勝任軟硬件的協(xié)同設(shè)計和驗證,并且仿真速度要快。這就是所謂的系統(tǒng)級描述語言SLDL,而傳統(tǒng)的硬

34、件描述語言如VHDL和Verilog HDL都不能滿足這些要求。SystemC就是目前這方面研究的最新、最好的成果,他擴展傳統(tǒng)的軟件語言C和C++并使他們支持硬件描述,所以可以很好地實現(xiàn)軟硬件的協(xié)同設(shè)計,是系統(tǒng)級芯片設(shè)計語言的發(fā)展趨勢。</p><p><b>　　7.ESL綜合</b></p><p>　　“ESL綜合”到底有沒有一種明確的定義，能讓我們確信ESL

35、綜合是一種可行的設(shè)計技術(shù)，或者用于評估某款所謂的ESL綜合工具是否真的能夠完成綜合工作？憑借Synplicity營銷高級副總裁AndrewHaines在電子設(shè)計自動化(EDA)方面的工作經(jīng)驗，關(guān)于ESL綜合的定義，建議是：此定義應(yīng)該突出ESL綜合與其他ESL設(shè)計工作相比的獨到之處。</p><p>　　首先，從本質(zhì)來說，綜合是從一種抽象層級轉(zhuǎn)變?yōu)榱硪环N抽象層級，同時保持功能不變。邏輯綜合是從RTL到邏輯門的轉(zhuǎn)變；

36、而物理綜合則是從RTL到邏輯門及布局的轉(zhuǎn)變。因此，ESL綜合是從ESL描述語言到RTL等抽象較低的實施方案的轉(zhuǎn)變。就ESL綜合的定義而言，選擇哪種描述語言并不重要，因為通過在初始化階段根據(jù)不同應(yīng)用支持多種ESL語言的方式，用戶群最終均能解決這一問題。重要的是，ESL綜合應(yīng)將設(shè)計轉(zhuǎn)變?yōu)槌橄筝^低但功能相當(dāng)?shù)膶嵤┓桨浮?lt;/p><p>　　其次，某種技術(shù)被定義為綜合技術(shù)，就必然與其他形式的轉(zhuǎn)變存在根本區(qū)別。例如，原理圖

37、輸入(schematic capture)很顯然是一種涉及多種抽象層級的轉(zhuǎn)變，而綜合則不是。綜合與原理圖輸入定義的獨特區(qū)別在于香蕉曲線，也</p><p>　　就是說，綜合的結(jié)果不是面積與時序關(guān)系圖上的一個點，而是一條曲線，表示所有綜合結(jié)果均保持相當(dāng)?shù)墓δ?，但時序與面積不同。因此，根據(jù)面積與時序關(guān)系自動定義一系列功能相當(dāng)?shù)慕鉀Q方案必須作為ESL綜合定義的一部分。</p><p>　　我們已

38、經(jīng)認識到，真正的DSP綜合需要從算法發(fā)展到優(yōu)化的RTL，市場中已有能夠滿足上述要求的相關(guān)ESL綜合技術(shù)。這確實是ESL綜合技術(shù)的進步。不過，客戶必須始終認識到，有的所謂“ESL綜合”工具實際只能根</p><p>　　據(jù)算法描述創(chuàng)建參數(shù)化的RTL模型，這種產(chǎn)品不能實現(xiàn)自動化，也無法形成“香蕉曲線”，且對提高工作效率的作用也非常有限。定義本身不會改善ESL設(shè)計，即便如此，我們也應(yīng)當(dāng)在早期為其下一個明確的定義，以便設(shè)

39、計小組了解ESL的真正進步與不足。</p><p><b>　　參考文獻：</b></p><p>　　[1]劉強.基于SystemC的系統(tǒng)級芯片設(shè)計方法研究,現(xiàn)代電子技術(shù)，2005（9）</p><p>　　[2]陶耕.基于ESL設(shè)計方法學(xué)的雷達信號產(chǎn)生與處理技術(shù)[D]. 南京理工大學(xué),2009</p><p>　　[

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