eda頻率計課程設(shè)計報告

1、<p>　　《 E D A 頻 率 計 》</p><p><b>　　課程設(shè)計報告</b></p><p>　　專 業(yè)： 電 子 信 息 工 程 </p><p>　　班 級： 電 信 0 9 0 1 </p><p>　　姓 名： ***********

2、**** </p><p>　　指導教師： ************ ** </p><p>　　2 0 1 2 年 6 月 04 日</p><p>　　目 錄</p><p>　　一、課程設(shè)計題目描述和要求……………………………………2</p><p>　　二、課程設(shè)計報告內(nèi)容………

3、……………………………………3</p><p>　　三、總結(jié)……………………………………………………………5</p><p>　　附 錄……………………………………………………………6</p><p>　　參考書目……………………………………………………………8</p><p><b>　　引 言</b><

4、/p><p>　　在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更加重要。</p><p>　　數(shù)字頻率計是數(shù)字電路中的一個典型應用，實際的硬件設(shè)計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。隨著現(xiàn)場可編程門陣列FPGA的廣泛應用，以EDA工具作為開發(fā)手段，運用VHDL等硬件描述語言語言，將使

5、整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。</p><p>　　一、課程設(shè)計題目描述和要求</p><p>　　1.1、課程設(shè)計題目描述</p><p>　　設(shè)計一個能測量方波信號的頻率的頻率計。</p><p>　　測量的頻率范圍是0999999Hz。</p><p>　　結(jié)果用十進制數(shù)顯示。</p>

6、;<p>　　按要求寫好設(shè)計報告。</p><p>　　1.2、課程設(shè)計要求</p><p>　　脈沖信號的頻率就是在單位時間內(nèi)所產(chǎn)生的脈沖個數(shù)，其表達式為，f為被測信號的頻率，N為計數(shù)器所累計的脈沖個數(shù)，T為產(chǎn)生N個脈沖所需的時間。所以，在1秒時間內(nèi)計數(shù)器所記錄的結(jié)果，就是被測信號的頻率。</p><p>　　被測頻率信號取自實驗箱晶體振蕩器輸出信號

7、，加到主控門的輸入端。</p><p>　　再取晶體振蕩器的另一標準頻率信號，經(jīng)分頻后產(chǎn)生各種時基脈沖：1ms，10ms，0.1s，1s等，時基信號的選擇可以控制，即量程可以改變。</p><p>　　時基信號經(jīng)控制電路產(chǎn)生閘門信號至主控門，只有在閘門信號采樣期間內(nèi)(時基信號的一個周期)，輸入信號才通過主控門。</p><p>　　f=N/T，改變時基信號的周期T，

8、即可得到不同的測頻范圍。</p><p>　　當主控門關(guān)閉時，計數(shù)器停止計數(shù)，顯示器顯示記錄結(jié)果，此時控制電路輸出一個置零信號，將計數(shù)器和所有觸發(fā)器復位，為新的一次采樣做好準備。</p><p>　　二、課程設(shè)計報告內(nèi)容</p><p><b>　　1、頻率計設(shè)計原理</b></p><p>　　在電子技術(shù)中，頻率是最基

9、本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。</p><p>　　數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。直接測頻法適用于高頻信號的頻

10、率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量。</p><p>　　本設(shè)計中使用的就是直接測頻法，即用計數(shù)器在計算1S內(nèi)輸入信號周期的個數(shù)，其測頻范圍為1Hz~999999Hz。 </p><p>　　2、頻率計的設(shè)計思路</p><p>　　頻率測量的基本原理是計算

11、每秒鐘內(nèi)待測信號的脈沖個數(shù)。這就要求測頻控制信號發(fā)生器TESTCTL的計數(shù)使能信號TSTEN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的使能端ENA進行同步控制。當TSTEN為高電平時，允許計數(shù)；為低電平時停止計數(shù)，并保持其計數(shù)結(jié)果。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1 秒種的計數(shù)值鎖存進32位鎖存器REG32B中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定

12、，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一個清零信號CLR-CNT對計數(shù)器進行清零，為下1 秒的計數(shù)操作做準備。測頻控制信號發(fā)生器的工作時序如所示。</p><p>　　寄存器REG32B設(shè)計要求是：若已有32 位BCD碼存在于此模塊的輸入口，在信號LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由7段譯碼器譯者成能在數(shù)碼管上顯示輸出的相應數(shù)值。</

13、p><p>　　計數(shù)器CNT10設(shè)計要求：有一時鐘使能輸入端，用于鎖定計數(shù)值。當高電平時計數(shù)允許，低電平時禁止計數(shù)。</p><p>　　本設(shè)計可通過實驗箱下載驗證，將第一全局時鐘CLK接實驗箱1Hz頻率信號，第二全局時鐘CLK2作為待測頻率輸入，輸出接6個數(shù)碼管顯示所測的頻率值。</p><p>　　3、頻率計電路的頂層結(jié)構(gòu)及仿真圖</p><p&

14、gt;　　本設(shè)計有三個模塊組成，測頻控制信號發(fā)生器TESTCTL六個有時鐘使能功能的十進制計數(shù)器CNT10和六個4位鎖存器REG4B，如圖所示：</p><p><b>　　頻率計電路圖</b></p><p>　　3.1、測頻控制信號發(fā)生器TESTCTL</p><p>　　TESTCTL的計數(shù)器使能信號TESTCTL 能產(chǎn)生一個1秒脈寬的周

15、期信號，并對頻率計的每一個計數(shù)器CNT10 的ENA使能端進行控制。當TESTCTL為高電平時允許計數(shù)，當為低電平時禁止計數(shù)，并保持其所計的脈沖個數(shù)。波形仿真如下：</p><p>　　測頻控制信號發(fā)生器仿真圖</p><p>　　3.2、4位鎖存器REG4B</p><p>　　停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1功盡棄秒鐘的計數(shù)值鎖

16、存進鎖存器中，由七段譯碼譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定。鎖存信號之后，必須有一個清零信號CLR-CNT對計數(shù)器進行清零，為下一秒鐘的計數(shù)操作做準備。</p><p>　　3.3、十進制計數(shù)器CNT10</p><p>　　此計數(shù)器有一使能輸入端ENA，用于鎖定計數(shù)值。當高電平時允許計數(shù)，低電平時禁止計數(shù)。波形仿真如下：</p><p><b

17、>　　十進制計數(shù)器仿真圖</b></p><p><b>　　四、總結(jié)</b></p><p>　　電子課程設(shè)計是電子類專業(yè)學生重要基礎(chǔ)實踐課，是工科專業(yè)的必修課。經(jīng)過查資料、選方案、設(shè)計電路、撰寫設(shè)計報告、使我得到一次全面的工程實踐訓練。理論聯(lián)系實際，提高和培養(yǎng)創(chuàng)新能力，為后續(xù)課程的學習，畢業(yè)設(shè)計，畢業(yè)后的工作打下基礎(chǔ)。同時，結(jié)合EDA技術(shù)，進行仿

18、真設(shè)計，可以體現(xiàn)現(xiàn)代化的設(shè)計方法和理念，電子課程設(shè)計在培養(yǎng)學生能力方面及動手能力方面有很大提高。</p><p>　　通過本次的課程設(shè)計，讓我學會了學以致用，更重要的是在“用”的基礎(chǔ)上有所創(chuàng)新。在許多的參考書上做這一個設(shè)計時都附加了一個動態(tài)掃描的模塊，而本人認為多加一個模塊只是起了一個畫蛇添足的作用并無實際的作用，所以我選擇了用六個鎖存器讓其靜態(tài)顯示，無論是在感官上或者說是在實用的基礎(chǔ)上都比他們清晰明了，通俗易懂

19、。在這次課程設(shè)計中，我還學會了如何獲取資料，系統(tǒng)設(shè)計能力、動手能力、分析排除故障能力等等一些實用能力。當然，在這個設(shè)計的過程中也出現(xiàn)了一些問題，比如說測頻控制信號發(fā)生器的原理，開始看一直看不懂，后來向高老師詢問才最終得以解決，在這個模塊上我個人覺得這個二分頻做的一絕，所以在EDA這方面以后還得向老師和同學們多多學習。</p><p><b>　　附錄:</b></p><

20、p><b>　　十進制程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity count10 is<

21、;/p><p>　　port(clr,clk,en:in std_logic;</p><p>　　q: buffer std_logic_vector(3 downto 0);</p><p>　　c10:out std_logic);</p><p><b>　　end;</b></p><p&

22、gt;　　architecture one of count10 is</p><p><b>　　begin</b></p><p>　　process (clk,clr)</p><p><b>　　begin</b></p><p>　　if clr='1' then

23、 q<="0000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if en='1' then</p><p>　　if (q<9) then q<=q+1;</p><p>　　else q&l

24、t;="0000";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><

25、p>　　process(q)</p><p><b>　　begin</b></p><p>　　if q="1001" then c10<='1';</p><p>　　else c10<='0';</p><p><b>　　end if

26、;</b></p><p>　　end process;</p><p><b>　　end;</b></p><p>　　測頻控制信號發(fā)生器程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;<

27、/p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity testpl is</p><p>　　port(clk:in std_logic;</p><p>　　tsten:out std_logic;</p><p>　　clr_cnt:out std

28、_logic;</p><p>　　load:out std_logic);</p><p><b>　　end;</b></p><p>　　architecture one of testpl is</p><p>　　signal div2clk:std_logic;</p><p>

29、;<b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1'then</p><p>　　div2clk<=not div2clk;

30、</p><p><b>　　end if ;</b></p><p>　　end process;</p><p>　　process (clk ,div2clk)</p><p><b>　　begin</b></p><p>　　if( clk='0'a

31、nd div2clk='0')then</p><p>　　clr_cnt<='1';</p><p>　　else clr_cnt<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p>

32、<p>　　load<=not div2clk;</p><p>　　tsten<=div2clk;</p><p><b>　　end ;</b></p><p><b>　　鎖存器程序：</b></p><p>　　library ieee;</p>

33、<p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity reg4b is</p><p>　　port (load:in std_logic;</p><p>　　din:in std_logi

34、c_vector(3 downto 0);</p><p>　　dout:out std_logic_vector(3 downto 0));</p><p><b>　　end ;</b></p><p>　　architecture one of reg4b is</p><p><b>　　be

35、gin</b></p><p>　　process(load,din)</p><p><b>　　begin</b></p><p>　　if load'event and load='1'then</p><p>　　dout<=din;</p><p&

36、gt;<b>　　end if;</b></p><p>　　end process;</p><p><b>　　end;</b></p><p><b>　　參考書目：</b></p><p>　　潘松，《EDA技術(shù)實用教程》，北京，科學出版社，2005年</p>