eda課程設計--頻率計

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文檔簡介

1、　　目錄　　摘要…………………………………………………………………………………Ⅱ　　正文………………………………………………………………………………….1　　1.設計目的和要求………………………………………………………………………...…1

2、;　　2.設計原理………………………………………………………………………………….…1　　3.設計內容…………………………………………………………………………………….1　　摘要　　此次設計的主要目的是學習掌握頻率計的設計方法，掌握動態(tài)掃描輸出電路的實現

3、方法，學習較復雜的數字系統的設計方法。通過單位時間（1秒）內頻率的計數來實現頻率的設計。此次設計主要用四位十進制計數器，所以頻率計數范圍為1~9999Hz。量程有1KHz，1MHz兩檔，用LED燈指示。且讀數大于9999時，頻率計處于超量程狀態(tài)，發(fā)出溢出指示，下次量程，量程自動增大一檔。讀數小時，頻率計處于前量程狀態(tài)，下次測量，量程自動減小一檔。然后鎖存防止閃爍顯示，最后由譯碼掃描顯示電路輸出到數碼管進行顯示輸出。并且下載后能夠進行仿真

4、頻率的計數和靜態(tài)顯示。通過這次的設計能夠更清楚的理解VHDL程序的描述語言，進行簡單程序的編寫和仿真。　　關鍵詞：EDA技術、頻率、四位十進制、仿真、鎖存顯示　　正文　　1.設計目的和要求　?。?

5、）設計4位十進制頻率計，學習較復雜的數字系統設計方法；　?。?）用VHDL硬件描述語言進行模塊電路的設計；　?。?）掌握較為復雜的原理圖層次化設計，熟悉詳細的設計流程。　　2.設計原理　　根據頻率的定義和頻率測量的基本原理，測定信號的

6、頻率必須有一個脈寬為1S的輸入信號脈沖計數允許的信號；1S計數結束后，計數值被鎖入鎖存器，計數器清零，為下一測評計數周期做好準備。測頻控制信號可以由一個獨立的發(fā)生器來產生。　　FTCTRL的計數使能信號CNT_EN能產生一個1S脈寬的周期信號，并對頻率計中的4位計數器couter4D的ENABL使能端進行同步控制。當CNT_EN高電平時允許計數；低電平時停止計數，并保持其所計的脈沖數。在停止計數

7、期間，首先需要一個鎖存信號LOAD的上升沿將計數器在前一秒鐘的計數值鎖進鎖存器REG4D中，并由外部的十進制7段譯碼器譯出，顯示計數值。設置鎖存器的好處是數據顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有一清零信號RST_CNT對計數器進行清零，為下一秒的技術操作做準備。　　3.設計內容<b&

8、gt;　　3.1模塊劃分　　設計一個四位十進制頻率計，首先需要一個測頻控制電路來產生一個脈寬為1S的輸入信號脈沖計數允許的信號；然后需要一個4位計數器進行計數，由于我們設計的是四位的十進制的頻率計，所以還需要用4個十進制的加法計數器來構成所需要的計數器；在技計數完成之后還需要一個鎖存器將計數值進行鎖存，從而使顯示的數值穩(wěn)定。　　3.2

9、四位計數器設計　?。?）輸入完整的VHDL語言描述，具體描述如下。　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　E

10、NTITY CNT4B IS　　PORT (CLK : IN STD_LOGIC; 　　RST : IN STD_LOGIC; 　　ENA : IN STD_LOGIC; 　　OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p&g

11、t;　　COUT : OUT STD_LOGIC ); 　　END CNT4B;　　ARCHITECTURE behav OF CNT4B IS　　SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);<b&

12、gt;　　BEGIN　　P_REG: PROCESS(CLK, RST, ENA)　　BEGIN　　IF RST = '1' THEN CQI <= "0000";

13、　　ELSIF CLK'EVENT AND CLK = '1' THEN　　IF ENA = '1' THEN CQI <= CQI + 1; 　　END IF;　　END IF;<

14、;/p>　　OUTY <= CQI ;　　END PROCESS P_REG ; --進位輸出　　COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);　　END behav;　　(2) 模塊

15、圖形符號及邏輯功能描述如圖1所示。　　圖1 四位計數器結構體　　仿真結果及分析，結果如圖2所示。　　圖2 四位計數器仿真波形　　分析：對照波形進行分析，結果正確說明設計無誤。　　3.3測頻控制器的設計

16、　?。?）輸入完整的VHDL語言描述，具體描述如下。　　LIBRARY IEEE; --測頻控制器　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY TES

17、TCTL IS　　PORT ( CLKK : IN STD_LOGIC; -- 1Hz　　CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); 　　END TESTCTL;　　ARCHITECTURE behav

18、 OF TESTCTL IS　　SIGNAL DIV2CLK : STD_LOGIC;　　BEGIN　　PROCESS( CLKK )　　BEGIN　　I

19、F CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK;　　END IF;　　END PROCESS;　　PROCESS (CLKK, DIV2CLK)<p&

20、gt;　　BEGIN　　IF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1';　　ELSE RST_CNT <= '0'; END IF;　　END

21、PROCESS;　　LOAD <= NOT DIV2CLK ; 　　CNT_EN <= DIV2CLK;　　END behav;　　3.4四位鎖存器的設計　?。?）輸入完整的VHDL語言描述，具體描述如下。&l

22、t;/p>　　LIBRARY IEEE; --4位鎖存器　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY REG4B IS　　PORT ( LOAD : IN STD_LOGIC;　　DIN : IN STD_L

23、OGIC_VECTOR(3 DOWNTO 0);　　DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );　　END REG4B;　　ARCHITECTURE behav OF REG4B IS　　BEGIN</b&g

24、t;　　PROCESS(LOAD, DIN)　　BEGIN　　IF LOAD'EVENT AND LOAD='1'　　THEN DOUT <= DIN ; --時鐘到來時，鎖存輸入數據&l

25、t;/p>　　END IF;　　END PROCESS;　　END behav;　　將完成的4位計數器、測頻控制器以及4位鎖存器的設計打包成模塊以便設計頂層文件時調用。　　該程序分為五個部分，分別實現預定的

26、功能，然后通過元件例化的方式，組合在一起，編寫頂層文件，組合在一起，形成整個系統，各功能相互配合以實現簡易頻率計的設計。　　頂層文件程序中設置一系列的信號，將五個部分的程序輸入輸出信號相對應的連接起來，并與整個系統的封裝引腳相對應。同時將五個程序分別編譯后生成的.vhd文件加載進來，然后進行編譯，仿真。　　頂層文件的設計，結果如下圖所示

27、;　　圖3　　3.5十進制加法計數器的設計　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.all;　　USE IEEE.STD_LOGIC_UNSIGNED.all;</p

28、>　　ENTITY CNT10 IS　　PORT (RST:IN STD_LOGIC; --清零端　　FX：:IN STD_LOGIC; --時鐘信號　　ENA:IN STD_LOGIC;

29、 --使能端　　OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--輸出計數結果　　COUT:OUT STD_LOGIC); --輸出信號用于進位　　END ENTITY CNT10;　　ARCH

30、ITECTURE behav OF CNT10 IS　　BEGIN　　process(RST,ENA,FX)　　variable CQI :STD_LOGIC_VECTOR(3 downto 0);--定義變量CQI

31、　　begin　　if (RST = '1') then CQI:=(others =>'0'); 　　elsif(FX'EVENT and FX = '1') then --在時鐘信號FX的上升沿　　if ENA='

32、1' then --使能端為1，讓信號從0--9進行計數　　if CQI<9 then CQI:= CQI+1; COUT<='0';　　elsif CQI=9 then CQI:=(others =>'0');COUT<='1';--超出9

33、時進位　　END IF;　　ELSIF ENA='0' THEN CQI:=(others =>'0');--使能端置0輸出為0　　END IF;<b&

34、gt;　　end if;　　OUTY<= CQI;　　end process;　　END behav;　　十進制加法計數器的仿真如下圖所示：　　總結與致謝</p

35、>　　本實驗設計的是四位十進制頻率計，利用測頻控制電路、4位鎖存器、4位計數器和十進制的計數加法器幾個模塊完成了我所要的設計。實現的功能是：在測頻控制電路給的1HZ的測頻信號下，計數器對待測頻率的周期進行計數，再由鎖存器鎖存，最終通過外部的數碼管將待測頻率的頻率數值顯示出來。　　通過本次設計實驗我也學到了很多東西，剛開始時不知道如何下手，通過翻書、上網查資料找到了一些

36、相關知識才開始做實驗。在實驗的進行中也出現了很多問題，比如說編譯出現了很多錯誤，經過我仔細的排查和修改后，最終使得編譯完全正確了，這讓我有一點成就感，同時也使我對此充滿了興趣，做得就更加認真了，努力把很多沒弄懂的問題都想清楚了，做完本次設計實驗后真的收獲頗豐。　　在本次課程設計過程中，**老師給與了我很大的幫助，在此表示由衷的感謝！

37、參考文獻　　[1] 黃仁欣．EDA技術實用教程．北京：清華大學出版社，2006　　[2] 潘松，黃繼業(yè)．EDA技術與VHDL．北京：清華大學出版社，2009　　[3] 江國強編著．EDA技術與應用（第三版）．.北京：電子工業(yè)出版社，2010　　[4]

38、夏宇聞編著．Verilog HDL數字系統設計教程．.北京：北京航空航天大學出版社，2008　　[5] 周祖成，程曉軍，馬卓釗編著．數字電路與系統教學實驗教程．北京：科學出版社，2010　　[6] 周潤景，蘇良碧．基于Quartus II 的數字系統Verilog HDL設計實例詳解．北京：電子工業(yè)出版社，2010

39、;　　[7] (美國)Sanir Palnitkar 譯者：夏宇聞胡燕祥刁嵐松．Verilog HDL數字設計與綜合（第2版）．北京：電子工業(yè)出版社，2009　　[8] 云創(chuàng)工作室．Verilog HDL程序設計與實踐．北京：人民郵電出版社，2009　　[9] 劉福奇，劉波．Verilog HDL應用程序設計實例精講．北京：電子工業(yè)出版社，2009&

40、lt;/p>　　[10] 張延偉，楊金巖，葛愛學．verilog hdl程序設計實例詳解．北京：人民郵電出版社，2008　　附錄　　library ieee;　　use ieee.std_logic_1164.all;<

41、;p>　　use ieee.std_logic_unsigned.all;　　entity plj is　　port(fb,clk,rst:in std_logic;　　k1,k2,k3,k4:in std_logic;　　g1,g2,g3,g4,g5:out st

42、d_logic;　　d1,d2,d3,d4:out std_logic_vector(3 downto 0));　　end plj;　　architecture bhv of plj is　　signal h0,h1,h2,h3:st

43、d_logic;　　signal s0,s1,s2:std_logic;　　signal p0:integer range 0 to 10000;　　component fp is　　port(fb1:in std_logic;

44、　ao,bo,co,do:buffer std_logic);　　end component;　　component wx is　　port(ai,bi,ci,di,rst:in std_logic;　　k1,k2,k3,k4:in std_logic;

45、;　　g1,g2,g3,g4:out std_logic;　　fb0:out std_logic);　　end component;　　component sz is　　port(clki:in std_logic;<p

46、>　　clko:buffer std_logic);　　end component;　　component js is　　port(fb,clk:in std_logic;　　g5:out std_logic;　　q:out

47、 integer range 0 to 10000);　　end component;　　component bcd is　　port(qi:in integer range 0 to 10000;　　rst:in std_logic;<p&

48、gt;　　d1,d2,d3,d4:buffer std_logic_vector(3 downto 0));　　end component;　　begin　　u1:fp port map(fb1=>fb,ao=>h0,bo=>h1,co=>h2,do=

49、>h3);　　u2:wx port map(k1=>k1,k2=>k2,k3=>k3,k4=>k4,ai=>h0,bi=>h1,ci=>h2,di=>h3,　　rst=>rst,fb0=>s0,g1=>g1,g2=>g2,g3=>g3,g4=>g4);</p&

50、gt;　　u3:sz port map(clki=>clk,clko=>s1);　　u4:js port map(fb=>s0,clk=>s1,g5=>g5,q=>p0);　　u5:bcd port map(qi=>p0,rst=>rst,d1=>d1,d2=>d2,d3=

51、>d3,d4=>d4);　　end bhv;　　分頻程序u1：　　library ieee;　　use ieee.std_logic_1164.all;<

52、p>　　entity fp is　　port(fb1:in std_logic;　　ao,bo,co,do:buffer std_logic);　　end fp;　　architecture bhv of fp is</p

53、>　　begin　　ao<=fb1;　　process(fb1)　　variable nu,nu1,nu2:integer range 0 to 1000:=0;

54、　　begin　　if(fb1'event and fb1='1')then　　nu:=nu+1;nu1:=nu1+1;nu2:=nu2+1;　　if(nu=5)then　　bo<=not bo;<

55、/p>　　nu:=0;　　end if;　　if(nu1=50)then　　co<=not co;　　nu1:=0;<

56、/p>　　end if;　　if(nu2=500)then　　do<=not do;　　nu2:=0;　　end if;&l

57、t;/p>　　end if;　　end process;　　end bhv;　　位選程序u2：　　library ieee;<

58、;/p>　　use ieee.std_logic_1164.all;　　entity wx is　　port(ai,bi,ci,di,rst:in std_logic;　　k1,k2,k3,k4:in std_logic;　　g1,g2,g3,

59、g4:out std_logic;　　fb0:out std_logic);　　end wx;　　architecture bhv of wx is　　begin <

60、p>　　process(rst,k1,k2,k3,k4,ai,bi,ci,di)　　begin　　if(rst='1')then　　g1<='0';g2<='0';g3<='0';g4&l

61、t;='0';　　fb0<='0';　　elsif(k1='1')then　　g1<='1';g2<='0';g3<='0';g4<='0&#

62、39;;　　fb0<=ai;　　elsif(k2='1')then　　g1<='0';g2<='1';g3<='0';g4<='0';

63、　　fb0<=bi;　　elsif(k3='1')then　　g1<='0';g2<='0';g3<='1';g4<='0';

64、　　fb0<=ci;　　elsif(k4='1')then　　g1<='0';g2<='0';g3<='0';g4<='1';　　fb0<=di;</b&

65、gt;　　end if;　　end process;　　end bhv;　　時鐘程序u3：　　library iee

66、e;　　use ieee.std_logic_1164.all;　　entity sz is　　generic (v:integer:=8);　　port(clki:in std_logic;　　clko:buffer std_l

67、ogic);　　end sz;　　architecture bhv of sz is　　begin 　　process(clki)　　variable c

68、ount:integer range 0 to v;　　begin　　if(clki'event and clki='1')then　　count:=count+1;　　if(count=v)then</

69、p>　　clko<=not clko;　　count:=0;　　end if;　　end if;　　end process;

70、　　end bhv;　　計數程序u4：　　library ieee;　　use ieee.std_logic_1164.all;　　entity js i

71、s　　port(fb,clk:in std_logic;　　g5:out std_logic;　　q:out integer range 0 to 10000);　　end js;　　arch

72、itecture bhv of js is　　begin　　process(fb,clk)　　variable n:integer range 0 to 10000;　　variable m:integer range 0 to 10

73、000;　　begin　　if(clk'stable)then　　if(fb'event and fb='1')then　　n:=n+1;&

74、lt;p>　　m:=n;　　if(n>9999 or n=0)then　　g5<='1';　　q<=0;<b&g

75、t;　　end if;　　end if;　　end if;　　if(clk='0')then　　q<=m;</

76、p>　　n:=0;　　g5<='0';　　end if;　　end process;　　e

77、nd bhv;　　BCD轉換u5：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_signed.all;&

78、lt;p>　　use ieee.std_logic_arith.all;　　entity bcd is　　port(qi:in integer range 0 to 10000;　　rst:in std_logic;　　d1,d2,d3,d4:buffer std_

79、logic_vector(3 downto 0));　　end bcd;　　architecture bhv of bcd is　　begin　　process(qi)&l

80、t;p>　　constant a:integer:=1000;　　constant b:integer:=100;　　constant c:integer:=10;　　variable x1,x2,x3,x4,y,z:integer range 0 to 1000;

81、　　begin　　if(rst='1')then　　x1:=0;x2:=0;x3:=0;x4:=0;　　else 　　x1:=qi/a;<

82、;/p>　　y:=qi-x1*1000;　　x2:=y/b;　　z:=y-x2*100;　　x3:=z/c;　　x4:=z-x3*10;<

83、p>　　end if;　　d1<=conv_std_logic_vector(x1,4);　　d2<=conv_std_logic_vector(x2,4);　　d3<=conv_std_logic_vector(x3,4);&

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