eda課程設(shè)計--計費器

1、<p><b>　　目錄</b></p><p><b>　　1.前言1</b></p><p>　　2.總體方案設(shè)計2</p><p>　　2.1 需求分析2</p><p>　　2.1.1單片機設(shè)計2</p><p>　　2.1.2 EDA技術(shù)設(shè)計2&

2、lt;/p><p>　　2.2 方案論證3</p><p>　　2.2.1單片機總體設(shè)計方框圖設(shè)計及分析3</p><p>　　2.2.2 EDA技術(shù)設(shè)計3</p><p>　　2.3 方案選擇4</p><p><b>　　3單元模塊設(shè)計5</b></p><p>

3、<b>　　3.1設(shè)計思路5</b></p><p>　　3.1.1卡的插入模擬 5</p><p>　　3.1.2設(shè)計三種電話種類 5</p><p>　　3.1.3告警系統(tǒng) 5</p><p>　　3.1.4 計費系統(tǒng)示意圖5</p><p>　　3.2

4、 各單元模塊功能介紹及電路設(shè)計5</p><p><b>　　4軟件設(shè)計7</b></p><p>　　4.1 FPGA概述7</p><p><b>　　4.2設(shè)計方法7</b></p><p>　　4.2.1計時方式 7</p><p>　　4.2.2

5、計費系統(tǒng) 7</p><p>　　4.2.3話費刷新 7</p><p>　　4.2.4 設(shè)置計時變量 7</p><p>　　4.2.5程序流程圖 8</p><p>　　4.2.6 模塊的源程序 10</p><p>　　4.3 畫出主要軟件設(shè)計流程框圖

6、10</p><p><b>　　5系統(tǒng)調(diào)試11</b></p><p>　　5.1硬件調(diào)試11</p><p>　　5.2 軟件調(diào)試11</p><p><b>　　6結(jié)論12</b></p><p><b>　　7總結(jié)與體會13</b>&l

7、t;/p><p><b>　　8謝辭14</b></p><p><b>　　9參考文獻15</b></p><p><b>　　附錄一：16</b></p><p><b>　　1.前言</b></p><p>　　EDA使用戶

8、在無需實際芯片、電路板和儀器儀表的情況下進行電路設(shè)計和分析；采用在系統(tǒng)編程技術(shù)，在現(xiàn)場對系統(tǒng)進行邏輯重構(gòu)和升級，實現(xiàn)硬件設(shè)計軟件化。EDA技術(shù)以可編程邏輯器件FPGA和CPLD及其開發(fā)系統(tǒng)為硬件平臺，以EDA開發(fā)軟件如Quartus Ⅱ為開發(fā)工具，基于邏輯功能模塊的層次化設(shè)計方法設(shè)計數(shù)字系統(tǒng)。Quartus Ⅱ設(shè)計可采用原理圖、硬件描述語言(VHDL)等多種輸入方式，并支持這些文件的任意混合設(shè)計。對于不同層次，可采用不同的輸入方式進行設(shè)

9、計。由于VHDL擅長描述模塊的邏輯功能，所以在對底層模塊設(shè)計中，常采用VHDL進行描述，而原理圖則擅長描述模塊間的連接關(guān)系，故在頂層設(shè)計中，常采用原理圖輸入方法。模擬IC卡電話計費器通常以單片機為核心進行設(shè)計，本文以為它例介紹基于EDA技術(shù)的數(shù)字系統(tǒng)混合設(shè)計方法。</p><p>　　本次設(shè)計嘗試用Verilog實現(xiàn)計費功能，進行了多層次的計費功能及軟件調(diào)試仿真驗證，分析時序以保證設(shè)計的正確性。</p>

10、;<p><b>　　2.總體方案設(shè)計</b></p><p><b>　　2.1 需求分析</b></p><p>　　設(shè)計一個模擬IC卡電話的計費器。話卡插入后，計費器能將卡中的幣值讀出和顯示，通話過程中，可根據(jù)話務(wù)的種類計話費并將話費從卡值中扣除，卡值余額每分鐘刷新一次，計時與計費按每分鐘3角錢計費，長話按6角錢計費，特話不收

11、費。當(dāng)卡上余額不足時產(chǎn)生告警信號，告警時間到一定長度后自動切斷當(dāng)前通話。</p><p>　　2.1.1單片機設(shè)計</p><p>　　以單片機為核心的控制系統(tǒng)的公用電話計費系統(tǒng)。單片機在這里充當(dāng)了很重要的角色，是輸入與輸出的核心控制部件，它通過讀入打電話人輸入的電話號碼來啟動不同的計費方式，并且能顯示出來，單片機接有幾個按鍵分別是用來選擇計時的單位和費率，因為不同的費率與所撥打的電話的區(qū)

12、域不同是相關(guān)的。單片機控制是比較簡單的一種，也是最使用的一種。</p><p>　　2.1.2 EDA技術(shù)設(shè)計</p><p>　　EDA技術(shù)以可編程邏輯器件FPGA和CPLD及其開發(fā)系統(tǒng)為硬件平臺，以EDA開發(fā)軟件如Quartus Ⅱ為開發(fā)工具，基于邏輯功能模塊的層次化設(shè)計方法設(shè)計數(shù)字系統(tǒng)。Quartus Ⅱ設(shè)計可采用原理圖、硬件描述語言(VHDL)等多種輸入方式，并支持這些文件的任意混

13、合設(shè)計。</p><p><b>　　2.2 方案論證</b></p><p>　　2.2.1單片機總體設(shè)計方框圖設(shè)計及分析</p><p><b>　　如圖1所示</b></p><p>　　圖1 單片機總體設(shè)計方框圖</p><p>　　2.2.2 EDA技術(shù)設(shè)計<

14、/p><p>　　根據(jù)VHDL特點，設(shè)計者不再需要考慮選擇固定功能的標準芯片，而是從實現(xiàn)系統(tǒng)功能與性能出發(fā)來，建立計費器系統(tǒng)模塊，如圖2所示。</p><p>　　圖2 計費器系統(tǒng)模塊</p><p><b>　　2.3 方案選擇</b></p><p>　　經(jīng)過比較及分析，我選擇了利用EDA技術(shù)設(shè)計此系統(tǒng)，因為EDA使用戶

15、在無需實際芯片、電路板和儀器儀表的情況下進行電路設(shè)計和分析；采用在系統(tǒng)編程技術(shù)，在現(xiàn)場對系統(tǒng)進行邏輯重構(gòu)和升級，實現(xiàn)硬件設(shè)計軟件化。以EDA開發(fā)軟件如Quartus Ⅱ為開發(fā)工具，基于邏輯功能模塊的層次化設(shè)計方法設(shè)計數(shù)字系統(tǒng)。Quartus Ⅱ設(shè)計可采用原理圖、硬件描述語言(VHDL)等多種輸入方式，并支持這些文件的任意混合設(shè)計。對于不同層次，可采用不同的輸入方式進行設(shè)計。</p><p>　　單片機設(shè)計需要用到

16、芯片，相對于EDA技術(shù)設(shè)計來說，設(shè)計思路要復(fù)雜的多。本次設(shè)計嘗試用Verilog實現(xiàn)計費功能，進行了多層次的計費功能及軟件調(diào)試仿真驗證，分析時序以保證設(shè)計的正確性。</p><p><b>　　3單元模塊設(shè)計</b></p><p><b>　　3.1設(shè)計思路</b></p><p>　　3.1.1卡的插入模擬 

17、 </p><p>　　卡的插入為一檢測信號，采用開關(guān)信號來模擬。一旦開關(guān)撥上 開始計費并顯示，一旦撥下，則數(shù)碼管全部熄滅，相當(dāng)于掛斷電話，把卡拔出。</p><p>　　3.1.2設(shè)計三種電話種類  </p><p>　　市話、長途、特別電話。其中卡的初始值為50元，即為500角。市話（com_com）采用01表示，每分鐘計費0.3元。長途話費

18、（com_far）采用10表示，每分鐘計費0.6元。最后為特別通話（com_spe）采用11表示，如110、119、120等，通話免費。</p><p>　　3.1.3告警系統(tǒng)  </p><p>　　如果話費余額不足，則設(shè)計一指示燈亮，表示警告。警告超過30秒，則數(shù)碼管全滅，燈滅，表示強行切斷通話。</p><p>　　3.1.4 計費系統(tǒng)示意圖 &l

19、t;/p><p>　　圖3為計費系統(tǒng)的大致示意圖</p><p>　　圖3 計費系統(tǒng)的示意圖</p><p>　　3.2 各單元模塊功能介紹及電路設(shè)計</p><p>　　本設(shè)計用Verilog語言描述，有1個主控模塊，具有輸入輸出端口，利用輸入信號，將結(jié)果顯示出來，整個主控模塊如圖4所示：</p><p><b&g

20、t;　　圖4 主控模塊</b></p><p><b>　　4軟件設(shè)計</b></p><p>　　4.1 FPGA概述</p><p>　　FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（

21、ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。</p><p>　　FPGA工作原理：FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分

22、。FPGA的基本特點主要有： </p><p>　　（1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 </p><p>　?。?）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 </p><p>　　（3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 </p><p>　?。?）FPGA是ASIC電路中設(shè)計周期

23、最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 </p><p>　?。?) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 </p><p>　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時，F(xiàn)PG

24、A芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。 </p><p>　　FPGA配置模式：FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片

25、EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。 </p><p><b>　　4.2設(shè)計方法</b></p><p>　　采用文本編輯法，利用VerilogHDL語言描述計費功能，代碼如附件一</p><p>　　4.2.1

26、計時方式  </p><p>　　設(shè)計為秒信號，采用開發(fā)板的時鐘信號為50M HZ的時鐘，故需要分頻50000_0000次，這樣才得到秒信號。一開始需要撥上開關(guān)一（卡的插入與拔出開關(guān)），表示開始通話，并顯示余額。</p><p>　　4.2.2計費系統(tǒng)  </p><p>　　開關(guān)一撥上以后，采用數(shù)碼管顯示卡的余額,這時候不計費.當(dāng)開關(guān)

27、二(市話)撥通后,按市話通話系統(tǒng)計費;當(dāng)開關(guān)二撥通之后,采取長途計費方式。</p><p>　　4.2.3話費刷新  </p><p>　　每過60秒為一分鐘，設(shè)置一個 always@(minute)語句，該語句采用分鐘信號為觸發(fā)信號，實現(xiàn)以每一分鐘刷新一次話費余額。開關(guān)三撥通之后,采取特別話費計費方式。</p><p>　　4.2.4 設(shè)置計時

28、變量  </p><p>　　以四位數(shù)碼管表示，以秒為單位。每過一秒，計時加一，即為通話計時。前兩位為分鐘，后面兩位為秒。</p><p>　　4.2.5程序流程圖  </p><p>　　圖5為設(shè)計分頻信號，實現(xiàn)秒時鐘；圖6為設(shè)置市話計方式；圖7為長途電話計費方式；圖8為特話計費方式；圖9為顯示話費流程圖；圖10為計時流程圖。</p>

29、;<p>　　圖5 分頻信號程序 圖6 市話計方式</p><p>　　圖7 長途電話計費方式 圖8特話計費方式</p><p>　　圖9 顯示話費流程圖 圖10 計時流程圖</p><p>　　4.2.6 模塊的源程序 &

30、lt;/p><p><b>　　如附錄一。</b></p><p>　　4.3 畫出主要軟件設(shè)計流程框圖</p><p>　　程序流程圖如圖11所示</p><p><b>　　圖11 程序流程圖</b></p><p><b>　　5系統(tǒng)調(diào)試</b><

31、;/p><p><b>　　5.1硬件調(diào)試</b></p><p>　　此設(shè)計利用Quartus II開發(fā)軟件進行編程研究模擬IC電話的計費功能的實現(xiàn)過程，硬件界面如圖12所示。</p><p><b>　　圖12 硬件界面</b></p><p><b>　　5.2 軟件調(diào)試</b&g

32、t;</p><p>　　軟件調(diào)試過程仿真時序如圖13所示：</p><p><b>　　圖13 仿真時序圖</b></p><p><b>　　6結(jié)論</b></p><p>　　用Verilog硬件描述語言的形式進行數(shù)字系統(tǒng)的設(shè)計方便靈活，利Quartus II軟件進行編譯優(yōu)化仿真極大地減少了電

33、路設(shè)計時間和可能發(fā)生的錯誤。降低了開發(fā)成本，這中設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重的作用。本設(shè)計的模擬電話計費系統(tǒng)，基本實現(xiàn)在題目所給你要求。本設(shè)計采用的正式FPGA來控制計費功能的邏輯運行，具有編程靈活，性能可靠等優(yōu)點，而且FPGA在去電后配置數(shù)據(jù)自動消失，用戶可以控制加載進程，在現(xiàn)場修改器件的邏輯功能。在設(shè)計過程中我們首先把整個計費設(shè)計根據(jù)功能分成若干個功能模塊，然后理清各個模塊的時序，以便將各個功能模塊綜合在一起,能夠

34、公用總線，使其能正常工作不受干擾，F(xiàn)PGA在實現(xiàn)計費功能方面比較靈活，可以通過對程序的修改來達到計費的不同功能。通過本次課程設(shè)計進一步熟悉Quartus II軟件的使用和操作方法；以及對Verilog HDL語言的自頂向下設(shè)計方法有了進一步的認識，對其中的許多語句也有了新了解，掌握；對自己獨立思考和解決問題的能力也有了很大的鍛煉。</p><p><b>　　7總結(jié)與體會</b></p

35、><p>　　模擬IC電話計費器系統(tǒng)的設(shè)計已全部完成，能按預(yù)期的效果進行模擬電話選通、 停止、計費、顯示等功能，并設(shè)計動態(tài)掃描電路顯示話費數(shù)目，由動態(tài)掃描電路來完成。電話暫時停止不計費，話費保持不變。模擬電話計費器系統(tǒng)的設(shè)計已全部完成，能按預(yù)期的效果進行模擬電話選通、 停止、計費、顯示等功能，并設(shè)計動態(tài)掃描電路顯示話費數(shù)目，由動態(tài)掃描電路來完成。各模塊完成后，在將它們組合成完整的電話計費系統(tǒng)，在設(shè)計過程中還需要改進的

36、是控制系統(tǒng)的糾錯功能。電話計費系統(tǒng)的設(shè)計中體現(xiàn)了VHDL覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及PLD器件速度快，使用方便，便于修改等特點，本設(shè)計在實用方面具有一定的價值。      </p><p>　　通過這次實驗使我收獲很多，對書本理論知識有了進一步加深，初步掌握了MAXPLUSII軟件的一些設(shè)計使用方法。對一些器件的使用方法了解更深刻了，如一些器

37、件的使能端的作用等。主要有以下一些實驗感想：  </p><p>　　應(yīng)該對實驗原理有深刻理解； </p><p>　　做實驗必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了； </p><p>　　熟練掌握軟件是必要的；必須學(xué)會自己調(diào)試電路，一般第一次設(shè)計出的電路都會通不過編譯的，所以要學(xué)會調(diào)試電路，而不是等老師解答或同學(xué)幫助；<

38、;/p><p><b>　　8謝辭</b></p><p>　　短暫的課程設(shè)計就要結(jié)束了，在此，感謝所有在學(xué)習(xí)和生活中給予我關(guān)心和幫助的人們。首先我要感謝**老師，本次課程設(shè)計設(shè)計的選題、課題調(diào)研與撰寫工作實在和老師的指導(dǎo)下完成的。和老師淵博的知識、嚴謹?shù)闹螌W(xué)態(tài)度、一絲不茍的工作作風(fēng)、和不厭其煩的精神對我影響至深，使我受益終生，在此我向和老師表示崇高的敬意和衷心的感謝。其

39、次，在我的課程設(shè)計期間，各個組對于相同相似問題進行幾列討論，逐一偵破，在此向這些同學(xué)們表示衷心的感謝。</p><p>　　最后，向所有曾給予我關(guān)心和幫助的老師和同學(xué)們再次致以最衷心的感謝。</p><p><b>　　9參考文獻</b></p><p>　　[1]王金明.數(shù)字系統(tǒng)設(shè)計與Verilog HDL[M].北京：電子工業(yè)出版社.201

40、0.</p><p>　　[2]潘松，黃繼業(yè).EDA技術(shù)實用教程[M].北京：科學(xué)出版社.2010.</p><p>　　[3]周潤景,基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解,電子工業(yè)出版社,2010.</p><p>　　[4]李景華,杜玉遠.Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計,國防工業(yè)出版社.</p><p

41、>　　[5]付家才，EDA原理與應(yīng)用，北京：化學(xué)工業(yè)出版社教材出版中心，2005.</p><p>　　[6]張立,張光新,柴磊,周澤魁. FPGA在多功能計費器系統(tǒng)中的應(yīng)用[期刊論文]-儀器儀表學(xué)報2005.</p><p>　　[7]姜煜,基于FPGA芯片設(shè)計多功能數(shù)字鐘的研究[期刊論文]-應(yīng)用科技, 2001(12).</p><p>　　[8]候伯亨,

42、顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計修訂版—電子工程師必備知識,1999.</p><p>　　[9]張昌凡.可編程邏輯器件及VHDL設(shè)計技術(shù),2001.</p><p>　　[10]王玫,王桂珍,田麗紅.基于EDA改革數(shù)電課程設(shè)計,培養(yǎng)學(xué)生創(chuàng)新能力[期刊論文]-電氣電子教學(xué)學(xué)報,2006(04).</p><p>　　[11]王曉峰.可編程邏輯器件及硬件描

43、述語言的EDA方法[期刊論文]-長春大學(xué)學(xué)報（自然科學(xué)版）, 2005(04).</p><p><b>　　附錄一：</b></p><p><b>　　源程序：</b></p><p>　　module account(state,clk,card,decide,disptime,dispmoney,</p>

44、;<p>　　write,read,warn,cut);</p><p><b>　　//</b></p><p>　　output write,read,warn,cut;</p><p>　　input state,clk,card;</p><p>　　input[2:1] decide;//話務(wù)種類

45、</p><p>　　output[10:0] dispmoney;//顯示余額</p><p>　　output[8:0] disptime;//顯示通話時間</p><p>　　reg[10:0] money; //</p><p>　　reg[8:0] dtime;</p><p>　　reg warn,cut,

46、write,t1m;</p><p>　　reg set,reset_ena;</p><p>　　integer num1,temp;</p><p>　　assign dispmoney=card?money:0;</p><p>　　assign disptime=dtime;</p><p>　　assig

47、n read=card?1:0;</p><p>　　always @(posedge clk)</p><p><b>　　begin</b></p><p>　　if (num1==59) begin num1<=0; t1m<=1; end</p><p>　　else begin</

48、p><p>　　if(state)num1<=num1+1;</p><p>　　else num1<=0; t1m<=0; </p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　always @

49、(negedge clk)</p><p><b>　　begin</b></p><p><b>　　if(!set)</b></p><p>　　begin money<=11'h500; set<=1; end</p><p>　　if(card&state)

50、</p><p><b>　　if(t1m)</b></p><p>　　case({state,decide})</p><p>　　3'b101: if(money<3)</p><p>　　begin warn<=1; write<=0; reset_ena<=1; end

51、</p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　if(money[3:0]<4'b0011)</p><p><b>　　begin</b></p><p>　　money

52、[3:0]<=money[3:0]+7;</p><p>　　if(money[7:4]!=0)</p><p>　　money[7:4]<=money[7:4]-1;</p><p><b>　　else</b></p><p>　　begin money[7:4]<=9; money[10:8]

53、<=money[10:8]-1; end</p><p><b>　　end</b></p><p>　　else money[3:0]<=money[3:0]-3; write<=1; </p><p>　　if(dtime[3:0]==9)</p><p><b>　　begin&l

54、t;/b></p><p>　　dtime[3:0]<=0;</p><p>　　if(dtime[7:4]==9)</p><p>　　begin dtime[7:4]<=0; dtime[8]<=dtime[8]+1; end</p><p>　　else dtime[7:4]<=dtime[7:4]

55、+1;</p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　dtime[3:0]<=dtime[3:0]+1; warn<=0; reset_ena<

56、=0;</p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　3'b110: if(money<6)</p><p>　　begin warn<=1; write<=0; reset_ena<=1; en

57、d</p><p>　　else begin</p><p>　　if(dtime[3:0]==9)</p><p><b>　　begin </b></p><p>　　dtime[3:0]<=0; if(dtime[7:4]==9)</p><p>　　begin dtime[7:4

58、]<=0; dtime[8]<=dtime[8]+1; end</p><p>　　else dtime[7:4]<=dtime[7:4]+1;</p><p><b>　　end</b></p><p>　　else dtime[3:0]<=dtime[3:0]+1;</p><p>　　i

59、f(money[3:0]<4'b0110)</p><p><b>　　begin</b></p><p>　　money[3:0]<=money[3:0]+4;</p><p>　　if(!money[7:4])</p><p>　　begin money[7:4]<=9; money[1

60、0:8]<=money[10:8]-1; end</p><p>　　else money[7:4]<=money[7:4]-1;</p><p><b>　　end</b></p><p>　　else money[3:0]<=money[3:0]-6;</p><p>　　write<=

61、1; reset_ena<=0; warn<=0;</p><p><b>　　end </b></p><p><b>　　endcase</b></p><p>　　else write<=0;</p><p>　　else begin dtime<=0; w

62、arn<=0; write<=0; reset_ena<=0; end</p><p><b>　　end</b></p><p>　　always @(posedge clk)</p><p><b>　　begin</b></p><p>　　if(warn) temp

63、<=temp+1;</p><p>　　else temp<=0;</p><p>　　if(temp==15)</p><p>　　begin cut<=1; temp<=0; end</p><p>　　if(!card||!reset_ena)</p><p><b>　　

64、begin</b></p><p><b>　　cut<=0;</b></p><p><b>　　temp<=0;</b></p><p><b>　　end</b></p><p><b>　　end</b></p>