eda設(shè)計(jì)實(shí)驗(yàn)課程設(shè)計(jì)-函數(shù)信號(hào)發(fā)生器　

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　EDA設(shè)計(jì)實(shí)驗(yàn)　　題　　目：函數(shù)信號(hào)發(fā)生器　　 　　作　　者：　XXXXX　 　　所在學(xué)院：信息科學(xué)與工程學(xué)院

2、 　　專業(yè)年級(jí)： XXXXXX　 　　指導(dǎo)教師： XXXXXX 　　職　　稱：　　　講師　　　　　　　 　　2011 年 12 月

3、 11 日　　函數(shù)信號(hào)發(fā)生器　　摘要：函數(shù)信號(hào)發(fā)生器在生產(chǎn)實(shí)踐和科技領(lǐng)域有著廣泛的應(yīng)用。本設(shè)計(jì)是采用了EDA技術(shù)設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器。此函數(shù)信號(hào)發(fā)生器的實(shí)現(xiàn)是基于VHDL語(yǔ)言描述各個(gè)波形產(chǎn)生模塊，然后在QuartusⅡ軟件上實(shí)現(xiàn)波形的編譯，仿真和下載到Cyclone芯片上。整個(gè)系統(tǒng)由波形產(chǎn)生模塊和波形選擇模塊兩個(gè)部

4、分組成。最后經(jīng)過(guò)QuartusⅡ軟件仿真，證明此次設(shè)計(jì)可以輸出正弦波、方波、三角波，鋸齒波，階梯波等規(guī)定波形，并能根據(jù)波形選擇模塊的設(shè)定來(lái)選擇波形輸出。　　關(guān)鍵字：函數(shù)信號(hào)發(fā)生器；Cyclone；VHDL；QuartusⅡ　　引言：　　函數(shù)信號(hào)發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一

5、種常用的信號(hào)源，廣泛應(yīng)用于通信，雷達(dá)，測(cè)控，電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格要求的電信號(hào)設(shè)備是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測(cè)量工作對(duì)函數(shù)信號(hào)信號(hào)發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波性，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度、及分辨率

6、高等。本文基于EDA設(shè)計(jì)函數(shù)信號(hào)發(fā)生器，并產(chǎn)生穩(wěn)定的正弦波、方波、鋸齒波、三角波、階梯波。　　正文：　　1、Quartus II軟件簡(jiǎn)介　　1）Quartus II軟件介紹　　Quartus II 是Alera公司推出的一款功能強(qiáng)大，

7、兼容性最好的EDA工具軟件。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。　　Quartus II是Altera公司推出的CPLD/FPGA開(kāi)發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利

8、用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的ED

9、IF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。　　2）Quartus II軟件設(shè)計(jì)流程　　打開(kāi)Quartus II軟件。　　選擇路徑。注意：工作目錄名不能有中文。　　添加設(shè)計(jì)

10、文件。　　選擇FPGA器件。Family選擇Cyclone，240，8。　　建立原理圖或用VHDL語(yǔ)言描述設(shè)計(jì)電路。　　對(duì)原理圖或用VHDL語(yǔ)言進(jìn)行編譯，無(wú)誤后進(jìn)行添加信號(hào)。　　對(duì)上述電路進(jìn)行仿真。<b&

11、gt;　　進(jìn)行管腳分配。　　全局編譯。　　采用JTAG或AS模式進(jìn)行下載測(cè)試。　　圖1Quartus II軟件運(yùn)行界面　　2、設(shè)計(jì)主要任務(wù)及要求：　　波形選擇：通過(guò)對(duì)撥碼開(kāi)

12、關(guān)狀態(tài)的設(shè)置選擇不同的輸出波形。　　波形發(fā)生：通過(guò)軟件實(shí)現(xiàn)各類波形的產(chǎn)生（數(shù)字量）。　　波形清零：通過(guò)撥碼開(kāi)關(guān)狀態(tài)的改變，輸出直流波。　　波形的觀測(cè)：實(shí)現(xiàn)波形的數(shù)/模轉(zhuǎn)換，便于直接在示波器上觀察輸出波形。　　3、設(shè)計(jì)方案、原理、過(guò)程、調(diào)試<p

13、>　　總體方案　　本論文設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器主要由波形選擇部分，波形發(fā)生部分和輸出部分組成，其硬件結(jié)構(gòu)圖如圖1所。其中波形選擇部分是數(shù)據(jù)選擇器電路；波形發(fā)生部分包括遞增斜波產(chǎn)生電路，遞減斜波產(chǎn)生電路，三角波產(chǎn)生電路，斜梯波產(chǎn)生電路，正弦波產(chǎn)生電路和方波產(chǎn)生電路；輸出部分是數(shù)/模轉(zhuǎn)換電路。其中數(shù)/模轉(zhuǎn)換模塊是通過(guò)硬件實(shí)現(xiàn)的，其它都是依靠軟件實(shí)現(xiàn)的。<

14、;/p>　　根據(jù)實(shí)驗(yàn)箱的硬件資源，本次設(shè)計(jì)選用ALTERA公司MAX7000S系列的EPM7128SLC84－15作為主控芯片。它是一種基于乘積項(xiàng)結(jié)構(gòu)的復(fù)雜可編程邏輯器件，它的基本邏輯單元是由一些與、或陣列加上觸發(fā)器構(gòu)成，其中與或陣列完成組合邏輯功能，觸發(fā)器完成時(shí)序邏輯。它的邏輯控制靈活，可反復(fù)編程，有利于系統(tǒng)的擴(kuò)展和修改，而且其集成度高，保密性好。在實(shí)際應(yīng)用中，它體積小、功耗低、價(jià)格便宜，維護(hù)和升級(jí)都十分方

15、便，具有較好的應(yīng)用前景。　　圖2 硬件結(jié)構(gòu)圖　　數(shù)模轉(zhuǎn)換器原理　　D/A轉(zhuǎn)換器輸入的是數(shù)字量，經(jīng)轉(zhuǎn)換后輸出的是模擬量。有關(guān)D/A轉(zhuǎn)換器的技術(shù)性能很多，例如分辨率、建立時(shí)間、接口形式、偏移量誤差以及線形度等等。<

16、;p>　　分辨率是D/A轉(zhuǎn)換器對(duì)輸入量變化敏感程度的描述，與輸入數(shù)字量的位數(shù)有關(guān)。數(shù)字量位數(shù)越多，分辨率也就越高。建立時(shí)間是描述D/A轉(zhuǎn)換速度快慢的一個(gè)參數(shù)，指從輸入數(shù)字量變化到輸出并達(dá)到終值誤差正負(fù)（1/2）LSB（最低有效位）時(shí)所需時(shí)間。通常以建立時(shí)間來(lái)表示轉(zhuǎn)換速度。D/A轉(zhuǎn)換器與微機(jī)借口方便與否，主要決定于轉(zhuǎn)換器本身是否帶數(shù)據(jù)鎖存器?？偟膩?lái)說(shuō)有兩類D/A轉(zhuǎn)換器，一類是不帶鎖存器的，另一類是帶鎖存器的。帶鎖存器的D/A轉(zhuǎn)換器，

17、可以把它看作一個(gè)輸出口，因此可直接在數(shù)據(jù)總線上，而不是另加鎖存器。偏移量誤差是指輸入數(shù)據(jù)量為0的時(shí)候，輸出模擬量對(duì)0的偏移量。這種誤差可以通過(guò)DAC的外接VREF和電位計(jì)加以調(diào)整。線形度是指DAC的實(shí)際轉(zhuǎn)換特性曲線和理想直線之間的最大偏差。　　D/A轉(zhuǎn)換器有2大類：一類是在電子線路中使用，不能使能控制端口，只有數(shù)字量輸入和模擬量輸出；另一類帶有使能控制端口，可以與微機(jī)直接連接。此實(shí)驗(yàn)中采用后者的

18、LM358，以實(shí)現(xiàn)數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。　　LM358轉(zhuǎn)換模塊8位D/A，I/O口定義如下：　　D0~D7：數(shù)據(jù)總線，輸入口；　　/CE：轉(zhuǎn)換允許，低電平有效；　　/CS：片選，低電平有效；　　有兩種輸出方式。第一種，將短路子

19、接在左側(cè)的兩個(gè)銅柱上，D/A轉(zhuǎn)換輸出到D/A OUT區(qū)域的第六個(gè)孔輸出；第二種，將短路子接在右側(cè)的兩個(gè)銅柱上，D/A轉(zhuǎn)換輸出接到LM358的同相輸入端。LM358單電源二運(yùn)放。與AD558配合，將AD558的輸出接到LM358的同相輸入端，作為他的同相輸入信號(hào)；在LM358的右上腳，有TEST IN模塊，他的信號(hào)可作為L(zhǎng)M358的反相輸入端。　　單元電路的設(shè)計(jì)

20、;　　遞增鋸齒波信號(hào)產(chǎn)生模塊　　代碼：　　LIBRARY IEEE;--鋸齒波遞增　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSI

21、GNED.ALL;　　ENTITY juchibo_add IS　　PORT (clk,reset:in std_logic;　　q:out std_logic_vector(7 downto 0));　　END;

22、　　ARCHITECTURE behave OF juchibo_add IS　　BEGIN　　PROCESS(clk,reset)　　VARIABLE tmp: std_logic_vector(7 downto 0);<

23、p>　　BEGIN 　　IF reset='0' THEN　　tmp:="00000000";　　ELSIF clk' event and clk='1' THEN

24、IF tmp="11111111" THEN　　tmp:="00000000";　　ELSE　　tmp:=tmp+1;　　END IF;

25、　　END IF;　　q<=tmp;　　END PROCESS;　　END;　　遞增鋸齒波仿真波形：<

26、;p>　　圖3遞增鋸齒波仿真波形　　遞增鋸齒波信號(hào)產(chǎn)生模塊元件圖：　　圖4遞增鋸齒波元件圖　　遞減鋸齒波信號(hào)產(chǎn)生模塊　　代碼：　　LIBRARY IEEE;--鋸齒波遞減</p&g

27、t;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY juchibo_jie IS　　PORT ( clk,reset:in std_logic;

28、q:out std_logic_vector(7 downto 0));　　END;　　ARCHITECTURE behave OF juchibo_jie IS　　BEGIN　　PROCESS(

29、clk,reset)　　VARIABLE tmp: std_logic_vector(7 downto 0);　　BEGIN 　　IF reset='0' THEN　　tmp:="11111111"

30、;　　ELSIF clk'event and clk='1' THEN　　IF tmp="00000000" THEN　　tmp:="11111111";　　ELSE&l

31、t;/p>　　tmp:=tmp-1;　　END IF;　　END IF;　　q<=tmp;　　END PROCESS;<

32、;/p>　　END;　　遞減鋸齒波仿真波形：　　圖5遞減鋸齒波原件圖　　遞減鋸齒波信號(hào)產(chǎn)生模塊元件圖：　　圖6遞減鋸齒波元件圖　　三角波信號(hào)產(chǎn)生模

33、塊　　代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

34、　entity sanjiaobo is　　port(reset:in std_logic;　　clk:in std_logic;　　q:out std_logic_vector(7 downto 0));　　end;</p&

35、gt;　　architecture behave of sanjiaobo is　　begin　　process(clk,reset)　　variable tmp:std_logic_vector(7 downto 0);<

36、p>　　variable a:std_logic;　　begin　　if reset='0' then q<="00000000";　　elsif clk'event and clk='1' then&l

37、t;/p>　　if a='0' then　　if tmp="11111110" then　　tmp:="11111111";　　a:='1';<p

38、>　　else tmp:=tmp+1;　　end if;　　else　　if tmp="00000001" then 　　tmp:="00000000"

39、;;　　a:='0';　　else tmp:=tmp-1;　　end if;　　end if;&l

40、t;b>　　end if;　　q<=tmp;　　end process;　　end;　　三角波仿真波形：

41、　　圖7三角波仿真波形　　三角波信號(hào)產(chǎn)生模塊元件圖：　　圖8三角波元件圖　　階梯波信號(hào)產(chǎn)生模塊　　代碼：</b&g

42、t;　　library ieee;--階梯波　　use ieee.std_logic_1164.all;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY jietibo IS　　PORT (cl

43、k,reset:in std_logic;　　q:out std_logic_vector(7 downto 0));　　END;　　ARCHITECTURE behave OF jietibo IS　　BEGIN&

44、lt;/b>　　PROCESS(clk,reset)　　VARIABLE tmp: std_logic_vector(7 downto 0);　　BEGIN　　IF reset='0' THEN

45、;　　tmp:="00000000";　　ELSIF clk 'event and clk='1' THEN　　IF tmp="11111111" THEN　　tmp:="00000000";</p&g

46、t;　　ELSE　　tmp:=tmp+16; 　　END IF;　　END IF;　　q<=tmp;</

47、b>　　END PROCESS;　　END;　　階梯波仿真波形：　　圖9階梯波仿真波形　　階梯波信號(hào)產(chǎn)生模塊元

48、件圖：　　圖10階梯波元件圖　　方波信號(hào)產(chǎn)生模塊　　代碼：　　library ieee;　　use ieee.std

49、_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fangbo is　　port(clk,reset:in std_logic;　　q:out std_logic_vector(7 downto 0));

50、　　end;　　architecture behave of fangbo is　　signal a:std_logic;　　begin　　process

51、(clk,reset) 　　variable tmp:std_logic_vector(7 downto 0);　　begin　　if reset='0' then　　a<='0

52、9;;　　elsif clk'event and clk='1' then　　if tmp="11111111" then 　　tmp:="00000000";

53、　else 　　tmp:=tmp+1;　　end if;　　if tmp<="10000000" then　　a<='1';&l

54、t;/p>　　else　　a<='0';　　end if;　　end if;<p&

55、gt;　　end process;　　process(clk,a) --信號(hào)輸出　　begin　　if clk'event and clk='1' then　　if a='1' then&l

56、t;/p>　　q<="11111111"; 　　else 　　q<="00000000";　　end if;

57、　　end if;　　end process;　　end;　　方波仿真波形：　　圖11方波仿真波形

58、　　方波信號(hào)產(chǎn)生模塊元件圖：　　圖12方波元件圖　　正弦波信號(hào)產(chǎn)生模塊　　正弦波產(chǎn)生模塊Zhengxianbo：　　代碼：</p&g

59、t;　　library ieee; --正弦波　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity Zhengxianbo is　　port(clk,clr

60、:in std_logic;　　d:out integer range 0 to 255);　　end;　　architecture behave of Zhengxianbo is　　begin

61、　　process(clk,clr)　　variable tmp:integer range 0 to 63;　　begin　　if clr='0' then

62、　　d<=0;　　elsif clk'event and clk='1' then　　if tmp=63 then　　tmp:=0;　　else&

63、lt;/p>　　tmp:=tmp+1;　　end if;　　case tmp is　　when 00=>d<=255; when 01=>d<=254; when 02=>d<=252;

64、　　when 03=>d<=249; when 04=>d<=245; when 05=>d<=239;　　when 06=>d<=233; when 07=>d<=225; when 08=>d<=217;　　when 09=>d<=207;

65、 when 10=>d<=197; when 11=>d<=186;　　when 12=>d<=174; when 13=>d<=162; when 14=>d<=150;　　when 15=>d<=137; when 16=>d<=124; when 17=

66、>d<=112;　　when 18=>d<=99; when 19=>d<=87; when 20=>d<=75;　　when 21=>d<=64; when 22=>d<=53; when 23=>d<=43;

67、　when 24=>d<=34; when 25=>d<=26; when 26=>d<=19;　　when 27=>d<=13; when 28=>d<=8; when 29=>d<=4; 　　when 30=>d<=1; when 31=>

68、;d<=0; when 32=>d<=0;　　when 33=>d<=1; when 34=>d<=4; when 35=>d<=8;　　when 36=>d<=13; when 37=>d<=19; when 38=>d<=26;<

69、/p>　　when 39=>d<=34; when 40=>d<=43; when 41=>d<=53;　　when 42=>d<=64; when 43=>d<=75; when 44=>d<=87;　　when 45=>d<

70、=99; when 46=>d<=112; when 47=>d<=124;　　when 48=>d<=137; when 49=>d<=150; when 50=>d<=162;　　when 51=>d<=174; when 52=>d<=186; whe

71、n 53=>d<=197;　　when 54=>d<=207; when 55=>d<=217; when 56=>d<=225;　　when 57=>d<=233; when 58=>d<=239; when 59=>d<=245;<

72、;p>　　when 60=>d<=249; when 61=>d<=252; when 62=>d<=254;　　when 63=>d<=255; when others=>null;　　end case;&l

73、t;b>　　end if;　　end process;　　end;　　正弦波仿真波形：　　圖13正弦波仿真波形　　正弦波信號(hào)產(chǎn)生

74、模塊元件圖：　　圖14正弦波元件圖　　波形輸出選擇器模塊　　代碼：　　LIBRARY IEEE;--選擇器　　USE

75、 IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY Xuanzeqi IS　　PORT ( sel: in std_logic_vector(2 downto 0);　　d1,d2,d3

76、,d4,d5,d6:in std_logic_vector(7 downto 0);　　q:out std_logic_vector(7 downto 0));　　END;　　ARCHITECTURE behave OF Xuanzeqi is<

77、p>　　BEGIN　　PROCESS(sel)　　BEGIN　　CASE sel IS　　WHEN "001"=>q<=d1;--鋸齒波遞增

78、 　　WHEN "010"=>q<=d2; --鋸齒波遞減 　　WHEN "011"=>q<=d3; --三角波 　　WHEN "100"=>q<=d4;

79、--階梯波 　　WHEN "101"=>q<=d5; --方波 　　WHEN "110"=>q<=d6; --正弦波　　WHEN OTHERS=>null;　　E

80、ND CASE;　　END PROCESS;　　END;　　選擇器仿真波形：　　圖15選擇器波形圖

81、;　　選擇器信號(hào)產(chǎn)生模塊元件圖：　　圖16選擇器元件圖　　函數(shù)發(fā)生器的頂層設(shè)計(jì)　　（1）將上述模塊生成符號(hào)，供頂層電路調(diào)用。這些模塊分別是：遞增鋸齒波產(chǎn)生模塊，遞減鋸齒波產(chǎn)生模塊，三角波產(chǎn)生模塊，階梯波產(chǎn)生模塊，方波產(chǎn)生模塊，正弦波信號(hào)產(chǎn)生模塊，選擇器。頂層電路的連接如圖所示

82、：　　圖17頂層電路圖　?。?）波形選擇電路與輸出波形對(duì)應(yīng)表：　　圖18電路波形對(duì)應(yīng)圖 　　管腳分配，下載及下載后的連線圖：　　圖19管腳分配圖&

83、lt;/b>　　圖20連線圖　　調(diào)試與結(jié)果：　　設(shè)置時(shí)鐘發(fā)生電路模塊，使輸出時(shí)鐘頻率CLK=625KHZ（把20MHZ進(jìn)行32分頻）； 　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“001”，則示波

84、器輸出“遞增鋸齒波“波形如下：　　圖21遞增鋸齒波波形圖　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“010”，則示波器輸出“遞減鋸齒波“波形如下：　　圖22遞減鋸齒波波形圖　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“011”，則示波器輸出“三角波“波形如下：

85、　　圖23三角波波形圖　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“100”，則示波器輸出“階梯波“波形如下：　　圖24階梯波波形圖　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“101”，則示波器輸出“方波“波形如下：

86、;　　圖25方波波形圖　　撥動(dòng)撥碼開(kāi)關(guān)，使s[2..0]=“110”，則示波器輸出“正弦波“波形如下：　　圖26正弦波波形圖　　結(jié)論：&

87、lt;b>　　1）能實(shí)現(xiàn)的功能　　從仿真及實(shí)驗(yàn)結(jié)果可以看出，本設(shè)計(jì)較好地滿足了設(shè)計(jì)要求。同時(shí)，由于采用模塊化的設(shè)計(jì)方法，系統(tǒng)中的各個(gè)電路均可獨(dú)立實(shí)現(xiàn)各自的功能從而使系統(tǒng)具有較強(qiáng)的可移植性和維護(hù)性，這也為系統(tǒng)的功能擴(kuò)展和升級(jí)提供了很大的便利。　　2）不足之處<p&

88、gt;　　系統(tǒng)上電后的狀態(tài)不明確，若不按要求進(jìn)行初始化操作會(huì)導(dǎo)致系統(tǒng)運(yùn)行出現(xiàn)紊亂，進(jìn)一步設(shè)計(jì)時(shí)可添加提示電路；以及個(gè)別的波形還不是太完美，還有一點(diǎn)缺陷，比如階梯波。　　體會(huì)及感想、收獲：　　本文以函數(shù)發(fā)生器的為設(shè)計(jì)對(duì)象，運(yùn)用EDA技術(shù)的設(shè)計(jì)方法，進(jìn)行各種波形的輸入設(shè)計(jì)、設(shè)計(jì)處理和器件編程。在VHDL語(yǔ)言的編寫中按照語(yǔ)

89、言描述規(guī)范,實(shí)現(xiàn)了幾種波形的軟件和具體邏輯元件結(jié)構(gòu)的硬件映射。結(jié)合FPGA的開(kāi)發(fā)集成環(huán)境QuartusⅡ軟件，產(chǎn)生了函數(shù)信號(hào)發(fā)生器的各種信號(hào)，同時(shí)完成了時(shí)序和功能仿真。實(shí)驗(yàn)表明采用該方法能準(zhǔn)確產(chǎn)生正弦波、三角波、方波、鋸齒波等設(shè)計(jì)產(chǎn)生的波形，實(shí)現(xiàn)了信號(hào)發(fā)生器的功能。　　總而言之，這次實(shí)驗(yàn)讓我更大程度上加深了對(duì)硬件語(yǔ)言及數(shù)模轉(zhuǎn)換電路的理解，特別是硬件語(yǔ)言所特有的并行性。使用者在使用之初，往往會(huì)由于

90、原有的其他高級(jí)語(yǔ)言順序編程思想的限制而犯錯(cuò)誤。但是，當(dāng)熟練后會(huì)發(fā)現(xiàn)，硬件語(yǔ)言的這一并行特性對(duì)于硬件的設(shè)計(jì)非常方便，且有助于提高系統(tǒng)的效率。另外有一點(diǎn)非常重要，那就是模塊化的設(shè)計(jì)方法，它不僅有利于分工，而且有利于模塊的移植和擴(kuò)展。　　參考文獻(xiàn)：　　[1] 汪烈軍，黃志華. 電子設(shè)計(jì)自動(dòng)化（EDA）實(shí)驗(yàn)指導(dǎo)書(shū). 新疆大學(xué)

91、信息科學(xué)與工程學(xué)院，2008　　[2]劉江海.EDA技術(shù).武漢：華中科技大學(xué)出版社，2009.5　　[3]田耘，徐文波，張延偉.無(wú)線通信FPGA設(shè)計(jì).北京：電子工業(yè)出版社，2007.10　　[4]黃仁欣.EDA技術(shù)實(shí)用教程.北京：清華大學(xué)出版社，2006.9　　[5]付家

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