eda課程設計-多功能波形信號發(fā)生器

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文檔簡介

1、　　目錄　　摘要1　　一、設計要求2　　三、系統(tǒng)設計思路3　　3.1 波形函數(shù)發(fā)生裝置的選擇3<p&

2、gt;　　3.2 波形輸入輸出控制方式的選擇3　　四、各模塊設計及仿真4　　4.1函數(shù)發(fā)生模塊4　　4.1.1 正弦波模塊4　　4.1.2 方波模塊5　　4.1.3 遞增鋸齒波模塊7<p

3、>　　4.1.4 遞減鋸齒波模塊8　　4.1.5 階梯波模塊9　　4.1.6 三角波模塊10　　4.2調(diào)控模塊12　　4.2.1波形輸出控制單元12　　4.2.2波形輸入控制單元13<

4、;p>　　4.2.3頻率控制單元15　　4.2.4幅度控制單元16　　4.3 D/A轉(zhuǎn)換器17　　4.4 總電路19　　五、硬件測試20　　5.1編譯20</p&

5、gt;　　5.2 引腳的鎖定21　　5.3編程下載22　　5.4 硬件驗證22　　六、課程設計心得體會25　　參考文獻26　　附錄27<

6、;/b>　　摘要　　本次設計課題為應用VHDL語言及MAX+PLUSII軟件提供的原理圖輸入設計功能，組合電子線路的設計加以完成一個任意波形信號發(fā)生器。它具有結(jié)構(gòu)緊湊，性能穩(wěn)定，設計結(jié)構(gòu)靈活，方便進行多功能組成的特點，經(jīng)濟實用，成本低廉的特點。可產(chǎn)生正弦波、方波、三角波、遞增鋸齒波、遞減鋸齒波以及階梯波，并可使

7、用示波器觀察波形。實現(xiàn)了系統(tǒng)信號實時快速測量，也為其廣泛應用于實際領(lǐng)域創(chuàng)造了條件。　　在實現(xiàn)過程中，將整體功能模塊化，分為函數(shù)發(fā)生模塊和調(diào)控模塊。在調(diào)控模塊中實現(xiàn)了調(diào)頻調(diào)幅以及對于波形的輸入輸出控制。對于D/A轉(zhuǎn)化器，本實驗選擇的是TLC7528，利用簡單的8進制計數(shù)控制CS和WR端口的同步輸出，　　實現(xiàn)數(shù)模轉(zhuǎn)換的同時，保持相應位的同步實現(xiàn)。</p

8、>　　在課程設計中遇到了諸多困難，在用示波器顯示波形時，卻總是得不到穩(wěn)定的波形，后來發(fā)現(xiàn)在輸入控制中，僅需要3位二進制數(shù)即能完成簡單的8進制計數(shù)，自己卻習慣性的用了8位，這使得分頻現(xiàn)象嚴重，更改后即得到了了穩(wěn)定的輸出波形，經(jīng)過反復修改調(diào)試，最終試驗成功。　　關(guān)鍵詞：智能信號發(fā)生器 VHDL MAX+PLUSII TLC7528<p

9、>　　一、設計要求　　要求設計一個智能函數(shù)發(fā)生器，該智能函數(shù)發(fā)生器能夠產(chǎn)生遞增鋸齒波、遞減鋸齒波、方波、三角波、正弦波以及階梯波，并且可以通過選擇開關(guān)選擇輸出相應波形，具有一定的調(diào)幅和調(diào)頻功能。同時具有復位的功能，通過按鍵確定輸出的波形及確定是否輸出波形。　　二、系統(tǒng)設計方案

10、;　　1、系統(tǒng)的整體原理框圖：　　圖 1 系統(tǒng)的整體原理框圖　　2、系統(tǒng)框圖　　圖 2 任意波形信號發(fā)生器系統(tǒng)框圖　　三、系統(tǒng)設計思路

11、;　　3.1 波形函數(shù)發(fā)生裝置的選擇　　波形函數(shù)發(fā)生方案眾多，我們要選擇一種易于實現(xiàn)且精度高的方案，以此來提高本設計的實用性。　　方案一：通過單片機控制D/A，輸出三種波形。此方案輸出的波形不夠穩(wěn)定，抗干擾能力弱，不易調(diào)節(jié)。　　方案二：利用MAX038芯片組成的電路輸出波形。MAX038是

12、精密高頻波形產(chǎn)生電路，無法實現(xiàn)階梯波和遞增遞減鋸齒波的產(chǎn)生，所以舍棄此方案。　　方案三：用VHDL語言編寫程序，調(diào)試成功后下載至實驗裝置的芯片上，再利用外接D/A轉(zhuǎn)換電路（TLC7528）實現(xiàn)以上設計功能。此種方案完全可以生成設計要求的6種波形，而且通過軟件仿真可以直觀的觀測的輸出的波形參數(shù)，方便調(diào)試和更改波形參數(shù)，外圍電路簡單，減少器件損耗，精度高。因此在本次設計中我們選擇了VHDL。<

13、/p>　　3.2 波形輸入輸出控制方式的選擇　　方案一：控制多路D/A開關(guān)輸出方式　　此種方案為每一路輸出的波形函數(shù)使用一路D/A轉(zhuǎn)換后輸出，通過控制開關(guān)控制每一路D/A是否工作，決定輸出的波形。此種方案可以同時輸出多路波形，但是需要路D/A轉(zhuǎn)化器，外圍電路復雜，制作成本較高而且控制復雜。<p&

14、gt;　　方案二：采用數(shù)據(jù)選擇器方式　　此種方案可以利用VHDL語言寫出數(shù)據(jù)選擇器，然后每種函數(shù)發(fā)生器的輸出和數(shù)據(jù)選擇器輸入相連接，通過控制開關(guān)選擇對應的波形輸出。方案二完全可以得到方案一的設計要求，而且只需一個D/A轉(zhuǎn)換器就可以。電路不需要外部搭建，節(jié)約成本且控制簡單方便。　　基于方案二的設計簡便、節(jié)約制作元件和成本、控制簡便等優(yōu)點，選擇方案二作為波形

15、函數(shù)輸出控制方式。　　四、各模塊設計及仿真　　經(jīng)過功能分析，將系統(tǒng)分為兩大模塊，分別為函數(shù)發(fā)生模塊和調(diào)控模塊。函數(shù)發(fā)生模塊包括：正弦波模塊、三角波模塊、方波模塊、階梯波模塊、遞增或遞減鋸齒波模塊；調(diào)控模塊包括：選頻模塊、調(diào)幅模塊、輸入控制模塊以及輸出控制模塊。　　4.1函數(shù)發(fā)生模塊</b&

16、gt;　　4.1.1 正弦波模塊　　正弦波sin的VHDL程序如附錄所示，其中CLK是輸入時鐘端口，RESET為輸入復位端口，D_OUT[7..0]為八位二進制輸出端口。SIN_ROM正弦波函數(shù)發(fā)生模塊框圖如下圖所示：　　圖3 正弦波函數(shù)發(fā)生模塊框圖 　　正弦波可用兩種

17、方法，即計算法和查表法產(chǎn)生。計算法要用浮點運算，復雜且耗時太長，一般不采用。查表法是事先將正弦波的數(shù)據(jù)計算出來，列表放在程序中，運行時直接調(diào)取數(shù)據(jù)。用公式y(tǒng)=127.5+127.5sin（360n/m）可計算出正弦波的輸出值，公式中的m為輸出點數(shù)，n=1，2，…m。m值取小一些可以提高波形頻率，但波形畸變會增大，增加輸出點雖然可以改善波形，但輸出頻率會降低，實踐表明，m取64時，可以得到很好的正弦波。<p&

18、gt;　　BEGIN　　IF RESET='1'THEN　　D_OUT<=0;　　ELSIF CLK'EVENT AND CLK='1'THEN　　I

19、F TMP=63 THEN 　　TMP:=0;　　ELSE　　TMP:=TMP+1;　　END IF;<p

20、>　　正弦波函數(shù)波形仿真圖如下圖所示：　　圖4 正弦波函數(shù)波形仿真圖　　如圖所示，復位信號為高電平時，輸出清零，否則正常輸出，但幅度未從0-255，原因是考慮到示波器基準電平的問題，人為的提高最低電平到50.　　4.1.2 方波模塊　　方波的VHDL程序如附錄所示

21、，其中CLK是輸入時鐘端口，RESET為輸入復位端口，Q_OUT[7..0]為八位二進制輸出端口。方波波函數(shù)發(fā)生模塊框圖如下圖所示：　　圖5 方波函數(shù)發(fā)生模塊框圖 　　方波只有兩個值，可以采用兩個極端值0和FFH。根據(jù)輸出標志A的數(shù)值輸出對應的數(shù)值，當A=0輸出0，也即是方波周期中的低電平，當A=1，輸出255，也即是方波周期中的高電平。連續(xù)的輸出便成

22、了觀測到的方波波形。其VHDL描述如下：　　IF (RESET='1') THEN　　A<='0';　　ELSIF CLK'EVENT AND CLK='1' THEN

23、IF (TMP="1111")THEN　　TMP:="0000";　　ELSE　　TMP:=TMP+1;　　END IF;<p

24、>　　IF (TMP<="1000")THEN　　A<='1';　　ELSE　　A<='0';<

25、;p>　　END IF;　　END IF;　　END PROCESS;　　PROCESS(CLK,A)　　BEGIN<p&

26、gt;　　IF CLK'EVENT AND CLK='1' THEN　　IF A='1'THEN　　Q<="11111111";　　ELSE　　Q<="

27、;00000000";　　END IF;　　END IF;　　方波函數(shù)波形仿真圖：　　圖6 方波函數(shù)波形仿真圖　　如圖所示，復位信號為高電平時

28、，輸出清零，否則正常輸出。　　4.1.3 遞增鋸齒波模塊　　遞增鋸齒波的VHDL程序如附錄所示，其中CLK是輸入時鐘端口，RESET為輸入復位端口，Q_OUT[7..0]為八位二進制輸出端口。遞增鋸齒波函數(shù)發(fā)生模塊框圖如下圖所示：　　圖 7 遞增鋸齒波函數(shù)發(fā)生模塊框圖

29、　程序設計的當復位信號為1時，輸出為0，無對應的波形產(chǎn)生。當復位信號為0時，每當檢測到時鐘上升沿時，計數(shù)器值加1，當增加到最大后清零。計數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。從仿真波形圖也能看出這種變化規(guī)律。　　VHDL描述為：　　IF TMP="11111111" THEN</

30、p>　　TMP:="00000000";　　ELSE　　TMP:=TMP+1;　　END IF;　　END IF;</b&g

31、t;　　遞增鋸齒波函數(shù)波形仿真圖如下圖所示：　　圖 8 遞增鋸齒波函數(shù)波形仿真圖　　4.1.4 遞減鋸齒波模塊　　遞減鋸齒波的VHDL程序如附錄所示，其中CLK是輸入時鐘端口，RESET為輸入復位端口，Q_OUT[7..0]為八位二進制輸出端口。遞減鋸齒波函數(shù)發(fā)生模塊框圖

32、如下圖所示：　　圖 9 遞減鋸齒波函數(shù)發(fā)生模塊框圖 　　程序設計的是復位信號為0時輸出為0，無對應的波形產(chǎn)生。當復位信號為1時，當每當檢測到時鐘上升沿時，計數(shù)值減1，當減到0后賦值到最大。計數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的鋸齒波。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述為：　　IF RESET=

33、'1' THEN　　TMP:="11111111";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF TMP="00000000" THEN　　TMP:="

34、;11111111";　　ELSE　　TMP:=TMP-1; --階梯為1,遞減信號的變化　　END IF;　　END IF;</p&g

35、t;　　遞減鋸齒波函數(shù)波形仿真圖如下圖所示：　　圖10 遞減鋸齒波函數(shù)波形仿真圖　　4.1.5 階梯波模塊　　階梯波的VHDL程序如附錄所示，其中CLK是輸入時鐘端口，RESET為輸入復位端口，Q_OUT[7..0]為八位二進制輸出端口。階梯波函數(shù)發(fā)生模塊框圖如下圖所示：

36、;　　圖 11 階梯波函數(shù)發(fā)生模塊框圖　　階梯波設計的是數(shù)據(jù)的遞增是以一定的階梯常數(shù)向上增加，所以輸出的波形呈現(xiàn)是成階梯狀的，而不是，完全呈現(xiàn)是直線增長。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述如下：　　IF RESET='1' THEN　　TMP:="000

37、00000";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF TMP="11111111"THEN　　TMP:="10000000";　　ELSE&l

38、t;/b>　　TMP:=TMP+16;　　END IF;　　END IF;　　階梯波函數(shù)波形仿真圖如下圖所示：　　圖 12 階梯波函數(shù)波形仿真圖&

39、lt;/p>　　如圖所示，復位信號為高電平時，輸出清零，否則正常輸出。　　4.1.6 三角波模塊　　三角波的VHDL程序如附錄所示，其中CLK是輸入時鐘端口，RESET為輸入復位端口，Q_OUT[7..0]為八位二進制輸出端口。三角波函數(shù)發(fā)生模塊框圖如下圖所示：　　圖 13 三角波函數(shù)

40、發(fā)生模塊框圖　　程序設計的是reset復位信號為0時輸出為0，無對應的波形產(chǎn)生。當復位信號為1時，當每當檢測到時鐘上升沿時，當計數(shù)的數(shù)據(jù)不是最大值時，數(shù)值做遞增運算，當增大到最大時，然后再做遞減運算，因此輸出的波形便呈現(xiàn)出三角波的形狀。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述如下：　　IF A='0' THEN

41、　　IF TMP="11111110" THEN　　TMP:="11111111";　　A:='1';　　ELSE　　T

42、MP:=TMP+1;　　END IF;　　ELSE　　IF TMP="00000001"THEN　　TMP:="00000000";

43、　　A:='0';　　ELSE　　TMP:=TMP-1;　　END IF;　　END IF;</b&

44、gt;　　END IF;　　三角波函數(shù)波形仿真圖如下圖所示：　　圖14 三角波函數(shù)波形仿真圖　　4.2調(diào)控模塊　　4.2.1波形輸出控制單元</

45、p>　　波形輸出控制單元中只包括一個數(shù)據(jù)選擇器模塊。該模塊為6選1的數(shù)據(jù)選擇器，包括6個數(shù)據(jù)輸入端，3個數(shù)據(jù)選擇輸入端和一個數(shù)據(jù)輸出端。其元件框圖如下圖所示：　　圖15 波形輸出控制單元模塊框圖　　其功能是根據(jù)數(shù)據(jù)選擇輸入端輸入的數(shù)據(jù)來選擇相應的數(shù)據(jù)送到輸出端。從而實現(xiàn)數(shù)據(jù)的選擇輸出。其VHDL描述如下所示：</p&g

46、t;　　ARCHITECTURE BEHAV OF MUX61 IS 　　SIGNAL SEL:STD_LOGIC_VECTOR(2 DOWNTO 0);　　BEGIN　　SEL<=S2&S1&S0;<

47、p>　　PROCESS(S2,S1,S0,D0,D1,D2,D3,D4,D5)　　BEGIN　　CASE SEL IS　　WHEN"000"=>Q<=D0;--遞減鋸齒波形輸出　　WHEN&quo

48、t;001"=>Q<=D1;--遞增鋸齒波形輸出　　WHEN"010"=>Q<=D2;--三角波形輸出　　WHEN"011"=>Q<=D3;--階梯波形輸出　　WHEN"100"=>Q<=D4;-

49、-方波輸出　　WHEN"101"=>Q<=D5;--正弦波形輸出　　WHEN OTHERS=>NULL;　　END CASE; 　　END PROCESS;　　END BEHAV;</p

50、>　　仿真波圖如下圖所示：　　圖16 波形輸出控制單元波形仿真圖　　當S2S1S0="000"時，選著輸出信號一。　　4.2.2波形輸入控制單元　　波形輸入控制單元中不僅包括一個數(shù)據(jù)選擇器模塊，該模塊為6選1的數(shù)據(jù)選擇器，

51、而且更重要的是還有D/A控制信號CS和WR的控制程序，包括1個數(shù)據(jù)輸入端、3個數(shù)據(jù)選擇輸入端、6個數(shù)據(jù)輸出端以及2個控制信號輸出端。其元件框圖如下圖所示：　　圖 17 波形輸入控制單元模塊框圖　　其功能是選擇要控制的函數(shù)單元模塊，并且實現(xiàn)數(shù)據(jù)和TLC7528的同步。CS和WR的VHDL描述如下所示：　　IF(S=

52、'1')THEN　　Q<=Q+1;　　IF Q>1 THEN　　CS<='0';　　ELSE</p&

53、gt;　　CS<='1';　　END IF;　　IF (Q>3 AND Q<6) THEN　　WR<='0';</p

54、>　　ELSE　　WR<='1';　　END IF;　　IF Q="111" THEN

55、　COUT<='1';　　Q<="000";　　ELSE　　COUT<='0';　　END IF;</

56、b>　　END IF;　　仿真波圖如下圖所示：　　圖18 波形輸入控制單元波形仿真圖　　當A2A1A0="010"時，選著輸出信號Y3。　　4.2.3頻率控制單元&

57、lt;/p>　　頻率控制單元中包括一個分頻模塊同時也包括一個挑頻模塊，挑頻模塊為簡單的四選一數(shù)據(jù)選擇器，分頻模塊將輸入的時鐘信號進行2、4、8、16分頻，其元件框圖如下圖所示：　　圖19 分頻單元模塊框圖　　分頻模塊VHDL語言描述：　　IF (clk'EVENT AND c

58、lk='1') THEN　　IF(count="1111") THEN　　Count <= (OTHERS =>'0');　　ELSE　　Count <= coun

59、t +1;　　END IF ;　　END IF ;　　仿真波圖如下圖所示：　　圖 20 分頻控制單元波形仿真圖　　4.2.4幅度控制單元

60、;　　幅度控制單元中包括一個除法模塊同時也包括一個選擇模塊，選擇模塊為四選一數(shù)據(jù)選擇器，除法模塊將輸入的信號進行1、1/2、1/4、1/8調(diào)幅，其元件框圖如下圖所示：　　圖 21 幅度控制單元元件框圖　　除法模塊利用二進制數(shù)每右移一位，高位補零，相當于二進制數(shù)除以二的特點，進行了調(diào)幅的相應操作。VHDL描述如下所示：</p&g

61、t;　　CASE SCOPE_MODE IS　　WHEN"00"=>FF:=SCOPE_IN;　　WHEN"01"=>FF(6 DOWNTO 0):=SCOPE_IN(7 DOWNTO 1);　　FF(7):='0';<

62、;/p>　　WHEN"10"=>FF(5 DOWNTO 0):=SCOPE_IN(7 DOWNTO 2);　　FF(7):='0';FF(6):='0';　　WHEN OTHERS=>FF(4 DOWNTO 0):=SCOPE_IN(7 DOWNTO 3);<

63、;/p>　　FF(7):='0';FF(6):='0';FF(5):='0';　　END CASE;　　仿真波圖如下圖所示：　　圖22 幅度控制單元波形仿真圖

64、;　　當MODE1MODE0="01"時，進行1/2調(diào)幅。　　4.3 D/A轉(zhuǎn)換器　　在整體系統(tǒng)中，波形的幅度值被量化成數(shù)字值，通過一組數(shù)據(jù)線輸出代表二進制編碼的電平信號，為了將數(shù)字信號裝換成模擬信號，需要用到數(shù)-模轉(zhuǎn)換器，簡稱DAC（Digital-Analog Converter）。為了數(shù)據(jù)處理的準確性，DAC轉(zhuǎn)換器必須有足夠的

65、轉(zhuǎn)換精度。同時為了能夠在較高頻率下工作，它必須有足夠快的轉(zhuǎn)換速度。因此，轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量DAC轉(zhuǎn)換器性能優(yōu)劣的主要指標。本實驗采用的D/A轉(zhuǎn)換器是TLC7528，他的引腳圖如下圖所示：　　圖23 TLC7528引腳圖　　TLC7528通過數(shù)據(jù)總線,DACB控制信號與微處理器接口。當和均為低電平時,TCL7528模擬輸出（由DACA/DACB控

66、制線指定）對DB0~DB7數(shù)據(jù)總線輸入端的活動做出響應。在此方式下,輸入鎖存器是透明的,輸入數(shù)據(jù)直接影響模擬輸出。當或信號變?yōu)楦唠娖綍r,DB0~DB7輸入端上的數(shù)據(jù)被鎖存,直至或信號再次變低為止。當為高電平時,不管WR信號的狀態(tài)如何,數(shù)據(jù)輸入被禁止。　　圖24 TLC7528時序圖　　根據(jù)的他的時序電路圖，由于當CS和WR同時低電平有效時才能輸出數(shù)據(jù)，

67、在輸入控制模塊設計了一段時序控制程序如下所示：　　IF(S='1')THEN　　Q<=Q+1;　　IF Q>1 THEN　　CS<='0';<

68、;/p>　　ELSE　　CS<='1';　　END IF;　　IF (Q>3 AND Q<6) THEN<p

69、>　　WR<='0';　　ELSE　　WR<='1';　　END IF;

70、;　　IF Q="111" THEN　　COUT<='1';　　Q<="000";　　ELSE　　COUT<='0

71、';　　END IF;　　END IF;　　控制部分波形圖如下所示：　　圖25 TLC7528控制信號波形圖　　4.4 總電

72、路　　通過以上各個模塊的細化和分析，最終在Max+plusⅡ中完成了整個系統(tǒng)的聯(lián)合調(diào)試，并通過示波器讀輸出信號的波形符合設計的要求。調(diào)試整個系統(tǒng)了原理圖如下圖所示：　　圖 26 總電路圖　　整圖仿真　　圖 27

73、總電路圖仿真波形　　由此圖得出的結(jié)論：此為二分頻，幅度不變，方波信號，根據(jù)TLC7528的時序特點，在CS和WR同為低電平時，有模擬方波的輸出。　　硬件測試　　5.1編譯　　(1

74、)選擇目標器件　　Assign---Device---DeviceFamily---FLEX10K---EPF10K10LC84-3---OK　　圖 28 器件選擇窗口　　(2)啟動編譯器　　Max+PlusII-

75、--Compiler---Start　　將以上模塊分別編譯通過，并將它們?nèi)勘４娴阶约核ǖ墓こ涛募A:kechengsheji-1中。　　5.2 引腳的鎖定　　確定設計實體輸入輸出端口與目標芯片引腳的對應關(guān)系　　圖29 引腳鎖定界

76、面　　將管腳安排寫成表格形式如下表所示：　　表1 器件管腳安排　　5.3編程下載　　1．用下載電纜把計算機的并口與目標板（實驗開發(fā)系統(tǒng)），連接好并打開電源。　　2.將已經(jīng)完成好的頂層原理圖設

77、一次當前工程，然后將其在Max+plusⅡ--Compiler下編譯一次，將引腳鎖定圖在Max+plusⅡ--FloorplanEditor中打開，再編譯一次管腳。　　3. Max+plusⅡ--Programmer--Option--Hardware Setup---ByteBlaster(編程方式為)---Configute，雙擊Enter鍵，進行硬件驗證。<p

78、>　　5.4 硬件驗證　　下載完成后，把示波器連接到實驗箱上，并在實驗箱上選擇適當?shù)臅r鐘頻率（以示波器上顯示的波形清晰為標準）。準備工作完成后按下實驗箱的鍵K1即復位鍵，鍵K2和K3即為頻率選擇開關(guān)，鍵K4和鍵K5即為幅度選擇開關(guān)。鍵K6、鍵K7、鍵K8組合為波形選擇鍵，組合鍵的鍵值與對應波形關(guān)系如下表：<

79、;b>　　表2 頻控按鍵　　表3 幅控按鍵　　表4 按鍵與波形對應關(guān)系　　當K1K2K3K4K5K6K7K8=00000101；輸出的是正弦波信號　　當K1K2K3K4K5K6K7K8=00001101

80、；輸出的是2分頻后的正弦波信號　　當K1K2K3K4K5K6K7K8=00101101；輸出的是2分頻和1/2調(diào)幅后的正弦波信號。　　六、課程設計心得體會　　本次課程設計完成了智能函數(shù)信號發(fā)生器的設計與實現(xiàn)，前后經(jīng)歷了幾周的時間，前期初步設計可謂是順風順水，但是由于試驗箱使用的D/A轉(zhuǎn)換器是TLC7528，中期在

81、控制TLC7528的和上遇到了一些困難，后來在輸入控制模塊中采用了一個簡單的8進制計數(shù)器，實現(xiàn)了，與時鐘信號同步，繼而得到了模擬信號的輸出，不過在用示波器顯示波形時，卻總是得不到穩(wěn)定的波形，后來發(fā)現(xiàn)在輸入控制中，僅需要3位二進制數(shù)即能完成簡單的8進制計數(shù)，自己卻習慣性的用了8位，這使得分頻現(xiàn)象嚴重，更改后即得到了了穩(wěn)定的輸出波形，但是波形的下半部分卻被消隱了，懷疑是基準電平的問題，對信號波形發(fā)生器進行了微調(diào)，如：對于正弦波發(fā)生器，本來取

82、值范圍是從0-255，人為的提高了最低電平，采取了所有電平值除二加50的措施，最后果然波形輸出穩(wěn)定完好，試驗成功。　　當然本次課程還有很多不足之處，對于函數(shù)信號發(fā)生仍然可以使用LPM——ROM模塊，同時可以采用數(shù)控分頻對調(diào)頻智能控制，雖然連續(xù)調(diào)幅困難相當大，但是還是可以有時間一試。　　總的來說，在設計中遇到了很多問題，最后在老師的指導下，終于迎刃而解，有

83、點小小的成就感，終于覺得平時所學的知識有了實用的價值，還使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從而提高自己的實際動手能力和獨立思考的能力。不僅學到了不少知識，而且鍛煉了自己的能力。　　參考文獻　　[1]盧毅,賴杰.VHDL與數(shù)字電路設計.北京：科學出版社

84、. 　　[2] 焦素敏.EDA應用技術(shù).北京清華大學出版社,2005　　[3]王志鵬,付麗琴. 可編程邏輯器件開發(fā)技術(shù)MAX+PLUSII.北京國防工業(yè)出版社.2005.3　　[4]徐志軍.CPLD/FPGA的開發(fā)與應用.北京電子工業(yè)出版　　[5]宋萬杰,羅豐,吳順君.C

85、PLD技術(shù)及其應用.西安：西安電子科技大學出版社，1999　　附錄　　分頻模塊：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&

86、lt;p>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CT74161 IS　　PORT(clk : IN STD_LOGIC;　　clk_div2 : OUT S

87、TD_LOGIC;　　clk_div4 : OUT STD_LOGIC;　　clk_div8 : OUT STD_LOGIC;　　clk_div16 : OUT STD_LOGIC);　　END CT74161;　　ARCHITE

88、CTURE rtl OF CT74161 IS　　SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(clk)　　BEGIN&

89、lt;/p>　　IF (clk'EVENT AND clk='1') THEN　　IF(count="1111") THEN　　Count <= (OTHERS =>'0');　　ELSE<

90、/b>　　Count <= count +1;　　END IF ;　　END IF ;　　END PROCESS;　　clk_div2 <

91、;= count(0);　　clk_div4 <= count(1);　　clk_div8 <= count(2);　　clk_div16 <= count(3);　　END rtl;<

92、p>　　SAWTOOTH_ADDER遞增鋸齒波函數(shù)發(fā)生模塊:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SAWTOOTH_ADDER

93、IS　　PORT ( CLK,RESET:IN STD_LOGIC;　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END ENTITY SAWTOOTH_ADDER;　　ARCHITECTURE BEHAV OF SAWTOOTH_A

94、DDER IS　　BEGIN　　PROCESS(CLK,RESET)　　VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN

95、　　IF RESET='1' THEN　　TMP:="00000000";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF TMP="11111111" THEN

96、　　TMP:="00000000";　　ELSE　　TMP:=TMP+1;　　END IF;　　END IF;</

97、p>　　Q<=TMP;　　END PROCESS;　　END ARCHITECTURE BEHAV;　　SAWTOOTH_ADDER遞減鋸齒波函數(shù)發(fā)生模塊:　　LIBRARY IEEE;</p&

98、gt;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SAWTOOTH_MINUS IS -- 遞減鋸齒波SAWTOOTH_MINUS　　PORT ( CLK,RES

99、ET:IN STD_LOGIC; -- 復位信號RESET，時鐘信號CLK　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --輸出信號Q,8位數(shù)字信號　　END ENTITY SAWTOOTH_MINUS;　　ARCHITECTURE BEHAV OF SAWTOOTH_

100、MINUS IS　　BEGIN　　PROCESS(CLK,RESET)　　VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN

101、　　IF RESET='1' THEN　　TMP:="11111111";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF TMP="00000000" THEN

102、　　TMP:="11111111";　　ELSE　　TMP:=TMP-1; --階梯為1,遞減信號的變化　　END IF;　　END

103、 IF;　　Q<=TMP;　　END PROCESS;　　END ARCHITECTURE BEHAV;　　三角波函數(shù)發(fā)生模塊

104、　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY TRIANGLE is --三角波 TRIANGLE　　port(CLK,RE

105、SET:IN STD_LOGIC; --復位信號RESET,時鐘信號CLK　　Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --輸出信號Q,8位數(shù)字信號 　　END TRIANGLE;　　ARCHITECTURE BEHAV OF TRIANGLE IS<

106、;p>　　BEGIN　　PROCESS(CLK,RESET)　　VARIABLE TMP : STD_LOGIC_VECTOR(7 DOWNTO 0);　　VARIABLE A : STD_LOGIC;　　BE

107、GIN　　IF(RESET='1') THEN　　TMP:="00000000";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF A='0' TH

108、EN　　IF TMP="11111110" THEN　　TMP:="11111111";　　A:='1';　　ELSE

109、　　TMP:=TMP+1;　　END IF;　　ELSE　　IF TMP="00000001"THEN　　TMP:="00000000"

110、;　　A:='0';　　ELSE　　TMP:=TMP-1;　　END IF;　　E

111、ND IF;　　END IF;　　Q<=TMP;　　END PROCESS;　　END BEHAV;　　方波函

112、數(shù)發(fā)生模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

113、　　ENTITY SQUARE IS --方波　　PORT(CLK,RESET : IN STD_LOGIC; --復位信號RESET,時鐘信號CLK　　Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--輸出信號Q,8位數(shù)字信號<

114、;p>　　END SQUARE;　　ARCHITECTURE BEHAV OF SQUARE IS　　SIGNAL A: STD_LOGIC;　　BEGIN　　PROCESS(CLK,RESET)<

115、p>　　VARIABLE TMP: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　IF (RESET='1') THEN　　A<='0';&

116、lt;p>　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF (TMP="1111")THEN　　TMP:="0000";　　ELSE

117、TMP:=TMP+1;　　END IF;　　IF (TMP<="1000")THEN　　A<='1';　　ELSE</b&g

118、t;　　A<='0';　　END IF;　　END IF;　　END PROCESS;　　PR

119、OCESS(CLK,A)　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　IF A='1'THEN　　Q<="11111111";<

120、;/p>　　ELSE　　Q<="00000000";　　END IF;　　END IF;　　END PR

121、OCESS;　　END BEHAV;　　正弦波函數(shù)發(fā)生模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_U

122、NSIGNED.ALL;　　ENTITY SIN_ROM IS　　PORT(CLK,RESET:IN STD_LOGIC;　　D_OUT: OUT INTEGER RANGE 0 TO 255);　　END SIN_ROM ;

123、ARCHITECTURE BEHAV OF SIN_ROM IS　　BEGIN　　PROCESS(RESET,CLK)　　VARIABLE TMP: INTEGER RANGE 0 TO 63;　　BEGIN<

124、/b>　　IF RESET='1'THEN　　D_OUT<=0;　　ELSIF CLK'EVENT AND CLK='1'THEN　　IF TMP=63 THEN

125、 　　TMP:=0;　　ELSE　　TMP:=TMP+1;　　END IF;　　CASE TMP IS

126、 　　WHEN00=>D_OUT<=178;WHEN01=>D_OUT<=177;WHEN02=>D_OUT<=176;　　WHEN03=>D_OUT<=175;WHEN 04=>D_OUT<=173;WHEN 05=>D_OUT<=170;

127、　　WHEN06=>D_OUT<=167;WHEN 07=>D_OUT<=163;WHEN 08=>D_OUT<=159;　　WHEN09=>D_OUT<=154;WHEN 10=>D_OUT<=149;WHEN 11=>D_OUT<=143;　　WHEN12=>D_OUT&l

128、t;=137;WHEN 13=>D_OUT<=131;WHEN 14=>D_OUT<=125;　　WHEN 15=>D_OUT<=117;WHEN 16=>D_OUT<=112;WHEN 17=>D_OUT<=106;　　WHEN 18=>D_OUT<=100; WHEN 19=&g

129、t;D_OUT<=94; WHEN 20=>D_OUT<=88;　　WHEN 21=>D_OUT<=82; WHEN 22=>D_OUT<=77; WHEN 23=>D_OUT<=72;　　WHEN 24=>D_OUT<=67; WHEN 25=>D_OUT<=63; WHEN

130、 26=>D_OUT<=60;　　WHEN 27=>D_OUT<=57; WHEN 28=>D_OUT<=54; WHEN 29=>D_OUT<=52;　　WHEN30=>D_OUT<=51; WHEN 31=>D_OUT<=50; WHEN 32=>D_OUT<=5

131、0;　　WHEN33=>D_OUT<=51; WHEN 34=>D_OUT<=52; WHEN 35=>D_OUT<=54;　　WHEN 36=>D_OUT<=57; WHEN 37=>D_OUT<=60; WHEN 38=>D_OUT<=63;<p&

132、gt;　　WHEN 39=>D_OUT<=67; WHEN 40=>D_OUT<=72; WHEN 41=>D_OUT<=77;　　WHEN 42=>D_OUT<=82; WHEN 43=>D_OUT<=88; WHEN 44=>D_OUT<=94;　　WHEN45=>D_OU

133、T<=100;WHEN 46=>D_OUT<=106;WHEN 47=>D_OUT<=112;　　WHEN48=>D_OUT<=119;WHEN 49=>D_OUT<=125;WHEN 50=>D_OUT<=131;　　WHEN51=>D_OUT<=137;WHEN 52=&g

134、t;D_OUT<=143;WHEN 53=>D_OUT<=149;　　WHEN54=>D_OUT<=154;WHEN 55=>D_OUT<=159;WHEN 56=>D_OUT<=163;　　WHEN57=>D_OUT<=167;WHEN 58=>D_OUT<=170;WHEN

135、 59=>D_OUT<=173;　　WHEN60=>D_OUT<=175;WHEN 61=>D_OUT<=176;WHEN 62=>D_OUT<=177;　　WHEN 63=>D_OUT<=178;WHEN OTHERS=>NULL;<b&g

136、t;　　END CASE;　　END IF;　　END PROCESS;　　END BEHAV;　　階梯波函數(shù)發(fā)生模塊　　LIBRAR

137、Y IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY LADDER IS --階梯波LADDER　　PORT(CLK,RES

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