數(shù)字鐘及汽車尾燈課程設計

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文檔簡介

1、　　電子線路設計報告　　(數(shù)字鐘及汽車尾燈)　　題目：數(shù)字鐘與汽車尾燈　　院系：電子與信息工程系　　班級：　　姓名：&

2、lt;/b>　　學號：　　試驗號：　　指導老師：　　2009.6.24

3、　【實驗目的】 ①掌握可編程邏輯器件的應用開發(fā)技術——設計輸入、編譯、仿真和器件編程；　?、谑煜ひ环NEDA軟件——MAX+PlusⅡ的使用；　?、壅莆誚erilog設計方法；　　④掌握分模塊分層次的設計方法；　　⑤用Verilog完成一個多功能數(shù)字鐘和汽車尾燈控制的設計。

4、　　【實驗原理】采用分模塊分層次的設計方法，用Verilog語言由頂層模塊逐層向下設計，頂層模塊調用底層模塊來完成相應的功能。完成電路的編譯與適配后進行電路的仿真實驗，在仿真結果滿足實驗要求的情況下進行電路的配置，即將生成的*.sof文件下載到開發(fā)板上，驗證實驗結果。　　【實驗開發(fā)環(huán)境】&l

5、t;p>　　①開發(fā)軟件：MAX+PlusⅡ，其開發(fā)流程為設計輸入、編譯、仿真、和編程與驗證。　?、陂_發(fā)語言：Verilog，一種專門為ASIC設計而開發(fā)的，通常用于寄存器傳輸級（RTL）門電路級的描述，是一種相對低級的描述語言。　?、蹖嶒灠澹篍DA Pro2K實驗開發(fā)系統(tǒng)，是一種基于CPLD可編程邏輯器件的開發(fā)板。<p

6、>　　【實驗模塊設計】　　多功能數(shù)字鐘系統(tǒng)組成　　圖1 多功能數(shù)字鐘系統(tǒng)組成框圖　　由上面的設計框圖容易看出，數(shù)字鐘部分的實驗由主體電路和擴展電路組成，其中主體電路主要是完成小時、分鐘、秒的顯示，通過分頻器得到秒脈沖，通過秒計數(shù)器完成60進制的計數(shù)，然后用譯碼電路完成秒

7、在數(shù)碼管上的顯示，分鐘和小時顯示的實現(xiàn)與秒類似，主要是脈沖不同而已，其中小時又分為12進制和24進制；擴展電路是用來完成計時之外的一些附加功能，比如定時控制、仿電臺報時、自動報整點時數(shù)、觸摸報整點時數(shù)等。其詳細設計將在下面逐一提到。　　各模塊的設計及仿真　　數(shù)字鐘主體電路頂層模塊<p&g

8、t;　　圖2 數(shù)字鐘主體電路的層次結構圖　　數(shù)字鐘主體電路頂層模塊由三部分組成，小時計數(shù)器、分計數(shù)器和秒計數(shù)器，分計數(shù)器和秒計數(shù)器是60進制的，用8位BCD碼表示，高4位為6進制，0、1、2、3、4、5、0、1…這樣顯示；低4位為10進制，0、1、2、3、4、5、6、7、8、9、0、1…這樣顯示。小時計數(shù)器用12進制和24進制同時計時，12進制為01、02、03、04、05、06、07、08、0

9、9、10、12、01、02…這樣顯示；24進制為00、01、02、03、04、05、06、07、08、09、10、12、13、14、15、16、17、18、19、20、21、22、23、00、01…這樣顯示。　?、?6進制計數(shù)器的設計及仿真　　在沒計數(shù)到5之前，每來一個CP脈沖計數(shù)就加1，到5時變?yōu)?.　?、?，V

10、erilog代碼：　　//counter6.v 6進制計數(shù)器　　module counter6(Q,nCR,EN,CP);　　input CP,nCR,EN; //時鐘CP、清零nCR、使能EN　　output[3:0] Q;

11、　　reg[3:0] Q;　　always@(posedge CP or negedge nCR)　　begin　　if(~nCR) Q<=4'b0000; //異步清零　　else if(~EN) Q<=Q;&

12、lt;/p>　　else if(Q==4'b0101) Q<=4'b0000; //計數(shù)到5時賦值為0　　else Q<=Q+1'b1; //未計數(shù)到5時在時鐘來時加1　　end　　endm

13、odule　　Ⅱ，仿真結果：　　圖3 6進制計數(shù)器仿真截圖　　由仿真截圖可以看出在CP的上升沿來臨時輸出Q的值加1，計數(shù)到5時變?yōu)?　　0，繼續(xù)計數(shù)，完成了6進制計數(shù)器的功能。仿

14、真結果與實驗的預期結果吻合，　　說明此模塊是成功的。　?、螅K符號圖：　?、?10進制計數(shù)器的設計及仿真　?、?，Verilog代碼：　　//counter10.v 10進制計數(shù)器</

15、p>　　module counter10(Q,nCR,EN,CP);　　input CP,nCR,EN; //時鐘CP、清零nCR、使能EN　　output[3:0]Q;　　reg[3:0]Q;　　always@(posedge CP or

16、negedge nCR)　　begin　　if(~nCR) Q<=4'b0000; //異步清零　　else if(~EN) Q<=Q;　　else if(Q==4'b1001) Q<=4'

17、b0000; //計數(shù)到9時賦值為0　　else Q<=Q+1'b1; //未計數(shù)到9時在時鐘來時加1　　end　　endmodule　?、?，仿真結果：<

18、;/b>　　圖4 10進制計數(shù)器仿真截圖　　由仿真截圖可以看出在CP的上升沿來臨時輸出Q的值加1，計數(shù)到9時變?yōu)?　　0，繼續(xù)計數(shù)，完成了10進制計數(shù)器的功能。仿真結果與實驗的預期結果吻合，　　說明此模塊是成功的。</p&g

19、t;　　Ⅲ，模塊符號圖：　　④ 60進制計數(shù)器的設計及仿真　　模塊結構圖如下　　圖5 60進制計數(shù)器的層次結構　?、瘢琕erilog代碼：<p

20、>　　//counter60.v 60進制計數(shù)器　　module counter60 (Cnt,nCR,EN,CP);　　input nCR,EN,CP; //時鐘CP、清零nCR、使能EN　　output [7:0] Cnt; 　　wire [7 :0] C

21、nt;　　wire ENP;　　counter10 UC0 (Cnt[3:0],nCR,EN,CP); //低4位調用10進制計數(shù)器　　counter6 UC1(Cnt[7:4],nCR,ENP,CP);//高4位調用6進制計數(shù)器

22、assign ENP=(Cnt[3:0]==4'h9);//低位計到9時向高位發(fā)送使能信號　　endmodule　?、颍抡娼Y果：　　圖6 60進制計數(shù)器仿真截圖_1　　圖7 60進制

23、計數(shù)器仿真截圖_2　　由仿真截圖可以看出在CP的上升沿來臨時輸出Q的值加1，計數(shù)到59時為 　　0，繼續(xù)計數(shù)，完成了60進制計數(shù)器的功能。仿真結果與實驗的預期結果吻合，　　說明此模塊是成功的。　?、?，模塊符號圖：<

24、/b>　?、?12進制計數(shù)器的設計及仿真　?、?，Verilog代碼：　　//counter12.v 12進制計數(shù)器　　module counter12(CntH,CntL,nCR,EN,CP);　　input CP,nCR

25、,EN; //時鐘CP、清零nCR、使能EN　　output[3:0] CntH,CntL;//高4位和低4為輸出　　reg[3:0] CntH,CntL;　　always@(posedge CP or negedge nCR)　　begin</

26、b>　　if(~nCR) {CntH,CntL}<=8'h00; //異步清零　　else if(~EN) {CntH,CntL}<={CntH,CntL};　　else if((CntH>1)||((CntH==1)&&(CntL>=2)))</p&

27、gt;　　{CntH,CntL}<=8'h01;//非法計數(shù)情況均置數(shù)為8'h01　　else if((CntH==0)&&(CntL==9))　　{CntH,CntL}<=8'h10;//到9時變?yōu)?0　　else if((CntH==1

28、)&&CntL<2) //11與12 的計數(shù)　　begin 　　CntH<=CntH;　　CntL<=CntL+1'b1; 　　end

29、;　　else　　begin　　CntH<=CntH; //其它情況低位加1計數(shù)　　CntL<=CntL+1'b1;　　end</

30、b>　　end　　endmodule　?、?，仿真結果：　　圖8 12進制計數(shù)器仿真截圖　　由仿真截圖可以看出

31、在CP的上升沿來臨時輸出Q的值加1，計數(shù)到12時為　　01，繼續(xù)計數(shù)，完成了12進制計數(shù)器的功能。仿真結果與實驗的預期結果吻合，　　說明此模塊是成功的。　　Ⅲ，模塊符號圖：　　⑥24進制計數(shù)器的設計及仿真<

32、;p>　?、?，Verilog代碼：　　//counter24.v 24進制計數(shù)器　　module counter24(CntH,CntL,nCR,EN,CP);　　input CP,nCR,EN; //時鐘CP、清零nCR、使能EN　　output[3:0] C

33、ntH,CntL; //高4位和低4為輸出　　reg[3:0] CntH,CntL;　　always@(posedge CP or negedge nCR)　　begin　　if(~nCR) {CntH,CntL}<=8'

34、;h00;//異步清零　　else if(~EN) {CntH,CntL}<={CntH,CntL};　　else if((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3)))　　{CntH,CntL}<=8'h00; //非法

35、計數(shù)情況均置數(shù)為00　　else if((CntH==2)&&CntL<3) //20，21，22，23的計數(shù)　　begin 　　CntH<=CntH;　　CntL<=CntL+1'b1;&

36、lt;/p>　　end　　else if(CntL==9)//低位為9時，高位加1，低位置4'b0000 　　begin　　CntH<=CntH+1'b1;</p

37、>　　CntL<=4'b0000;　　end　　else　　begin　　CntH<=CntH; //其它情況

38、低位正常計數(shù)　　CntL<=CntL+1'b1;　　end　　end　　endmodule<b&

39、gt;　?、颍抡娼Y果：　　圖9 24進制計數(shù)器仿真截圖　　由仿真截圖可以看出在CP的上升沿來臨時輸出Q的值加1，計數(shù)到23時為　　00，繼續(xù)計數(shù)，完成了24進制計數(shù)器的功能。仿真結果與實驗的預期結果吻合，　　說明此模塊是成功的。

40、　?、?，模塊符號圖：　?、叻诸l模塊的設計與仿真　?、?，Verilog代碼：　　//Divided_Frequency.v 分頻模塊產(chǎn)成1Hz與512Hz的脈沖　　module Divided_Frequency

41、 (_1HzOut,_512HzOut,nCR,_1024HzIN);　　input _1024HzIN,nCR;　　output _1HzOut,_512HzOut; //輸出1Hz與512Hz　　supply1 Vdd;　　wire[11:0] Q;</p&g

42、t;　　wire EN1,EN2;　　counter10 DU0(Q[3:0],nCR,Vdd,_1024HzIN);　　counter10 DU1(Q[7:4],nCR,EN1,_1024HzIN);　　counter10 DU2(Q[11:8],nCR,EN2,_1024HzIN);//

43、3次調用10進制　　assign EN1=(Q[3:0]==4'h9);　　assign EN2=(Q[7:4]==4'h9)&&(Q[3:0]==4'h9);　　assign _1HzOut=Q[11];//最高位為1.024Hz

44、　　assign _512HzOut=Q[0];//最低位為512Hz　　endmodule　　Ⅱ，仿真結果：　　圖10 分頻模塊1Hz輸出（最下的）仿真截圖　　圖11 分頻模塊512Hz輸出

45、（倒數(shù)第二的）仿真截圖　　由上圖可以看出512Hz的輸出脈沖符合要求，周期是1024Hz的兩倍，1Hz的脈沖輸出由于是1024Hz的1000倍，在仿真圖上無法準確驗證，只能猜想大概是對的，者還需將程序下載到開發(fā)板上來驗證，而且由于我在開始的設計師想調用更多的模塊，所以1Hz脈沖的產(chǎn)生有些誤差。其它的從仿真來看與設計相吻合。　　Ⅲ，模塊符

46、號圖：　?、?選1選擇器的設計與仿真　　Ⅰ，Verilog代碼：　　//_2to1MUX.v 2選1選擇器　　module _2to1MUX (OUT,SEL,X,Y);　　input[7:0] X,Y; /

47、/兩輸入變量　　input SEL;　　output[7:0] OUT;　　assign OUT=SEL?X:Y;　　endmodule　?、?，仿真結果：

48、　　圖12 2選1選擇器仿真截圖　　由上圖可以清晰地看出，當SEL為高電平時輸出OUT為X的值，當SEL為低電平時輸出OUT 為Y的值，仿真結果與設計預期結果相吻合，說明此模塊的設計是成功的。　?、?，模塊符號圖：　　⑨4比特比較器的

49、設計與仿真　　Ⅰ，Verilog代碼：　　//_4bitcomparator.v 4比特比較器　　module _4bitcomparator (EQU,AMORPM,AMORPMCLOCK,A,B);　　input[3:0]A,B;<p

50、>　　input AMORPM,AMORPMCLOCK;//顯示的上下午與鬧鐘設置的上下午　　output EQU;　　assign EQU=((A==B)&&(AMORPM==AMORPMCLOCK));　　endmodule&

51、lt;p>　?、颍抡娼Y果：　　圖13 4比特比較器仿真截圖　　有上面的仿真圖可以看出當A=B且AMORPM=AMORPMCLOCK是，輸出EQU會有一個高電平輸出，當兩者有一個不滿足條件時，EQU為低電平時。此模塊用于下面的鬧鐘模塊，當設置的時間與當前時間相等時，EQU會有一個高電平輸出。仿真結果與設計相吻

52、合，說明此模塊是成功的。　?、螅K符號圖：　?、夥码娕_報時模塊的設計與仿真　?、瘢琕erilog代碼：　　// Radio.v 仿電臺報時　　module Radio (ALARM_Rad

53、io,Minute,Second,_1024HzIN,_512Hz);　　input _1024HzIN,_512Hz;　　input[7:0] Minute,Second;　　output ALARM_Radio;　　reg ALARM_Radio;

54、　　always@(Minute or Second)　　if(Minute==8'h59)　　case(Second)　　8'h51,　　8'h53,

55、;　　8'h55,　　8'h57: ALARM_Radio=_512Hz;//在每個小時的59分51，53，55， 57秒的//時候發(fā)出4聲512Hz的低/音　　8'h59: ALARM_Radio=_1024HzIN;//在每個小時的59分59秒時發(fā)

56、1024Hz　　//的一聲高音　　default: ALARM_Radio=1'b0;//其它情況在此模塊下不發(fā)出聲音　　endcase　　else ALARM_Radio=1'b

57、0; //其它情況在此模塊下不發(fā)出聲音　　endmodule　?、颍抡娼Y果：　　圖14 仿電臺報時仿真截圖　　有上面的仿真可以清楚地看出，在某小時的59分51，53，55，57秒的時候，ALA

58、RM_Radio發(fā)出了四聲512Hz的低音，在59分59秒的時候發(fā)出了一聲1024Hz的高音，仿真結果與設計預期相符，說明此模塊是成功的。　　Ⅲ，模塊符號圖：　　鬧鐘模塊的設計與仿真　　鬧鐘設模塊設計框圖如下：　　圖15 鬧鐘設定模

59、塊框圖　　由以上框圖很容易用Verilog語言實現(xiàn)鬧鐘功能。　　Ⅰ，Verilog代碼：　　//Bell.v 　　module Bell (ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,S

60、etHrkey,　　SetMinkey,AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell);　　output ALARM_Clock;　　output[7:0] Set_Hr,Set_Min;//設定的鬧鐘的小時與分鐘

61、wire ALARM_Clock;　　wire[7:0] Set_Hr,Set_Min;　　input _1024HzIN,_512Hz,_1Hz;　　input SetHrkey,SetMinkey;//設定鬧鐘的小時與分鐘的按鍵　　input CtrlBell; //

62、鬧鈴控制，CtrlBel=1時，鬧鐘在設定的時刻發(fā)出鬧鈴　　input AMORPM;//主時鐘的上下午標志　　wire AMORPM;　　input AMORPMCLOCK;//鬧鐘的上下午標志　　wire AMORPMCLOCK;<p&g

63、t;　　input[7:0] Hour,Minute,Second; //主時鐘的小時，分鐘，秒　　supply1 Vdd;　　wire HrH_EQU,HrL_EQU,MinH_EQU,MinL_EQU;　　wire Time_EQU;　　counter60 SU1(S

64、et_Min,Vdd,SetMinkey,_1Hz); 　　counter12 SU2(Set_Hr[7:4],Set_Hr[3:0],Vdd,SetHrkey,_1Hz);　　//鬧鐘小時與分鐘的設定　　_4bitcomparator SU4(HrH_EQU,AMORPM,AMORPMCLOCK,Set_Hr[

65、7:4],Hour[7:4]); 　　//比較主時鐘與鬧鐘的小時高4位是否相等　　_4bitcomparator SU5(HrL_EQU,AMORPM,AMORPMCLOCK,Set_Hr[3:0],Hour[3:0]);　　//比較主時鐘與鬧鐘的小時低4位是否相等　　_

66、4bitcomparator SU6(MinH_EQU,AMORPM,AMORPMCLOCK,Set_Min[7:4],Minute[7:4]);　　//比較主時鐘與鬧鐘的分鐘高4位是否相等　　_4bitcomparator SU7(MinL_EQU,AMORPM,AMORPMCLOCK,Set_Min[3:0],Minute[3:0]);</p&

67、gt;　　//比較主時鐘與鬧鐘的分鐘低4位是否相等　　assign Time_EQU=(HrH_EQU && HrL_EQU && MinH_EQU && MinL_EQU);　　//時間相等　　assig

68、n ALARM_Clock=CtrlBell?(Time_EQU && (((Second[0]==1'b1)&&_512Hz)||((　　Second[0]==1'b0)&&_1024HzIN))): 1'b0;　　//若兩時間相等則發(fā)出高低音交錯的鬧鈴1024HzIN和512Hz

69、　　Endmodule　?、颍抡娼Y果：　　圖16 鬧鐘模塊仿真截圖　　由以上的仿真截圖可以清晰地看出當主時鐘與鬧鐘設定的時間相等時，ALARM_Clock會輸出1024HzIN和512Hz高低

70、交錯的脈沖，且會持續(xù)1分鐘，這與設計預期相符，說明此模塊是成功的。　?、螅K符號圖：　　自動整點報時模塊的設計與仿真　　此模塊的設計思想為利用case語句將所有小時都包含進去，并且在相應小時的case通過賦值語句將相應應該響的聲數(shù)定義好，從而實現(xiàn)了幾點報幾時的功能，考慮到要

71、與整點報時的聲音區(qū)分開來故選擇了在偶數(shù)秒響。具體如下：　　Ⅰ，Verilog代碼：　　//Complete_auto.v　　module Complete_auto (ALARM_Complete_auto,Hour,Minute,Second,_512Hz);　　inp

72、ut[7:0] Hour,Minute,Second;　　input _512Hz;　　output ALARM_Complete_auto;　　reg ALARM_Complete_auto;　　always@(Minute or Second)

73、　　if(Minute==8'h00)　　case(Hour)　　8'h01:ALARM_Complete_auto=(Second==8'h02)&&_512Hz;　　//1點是響1下<

74、p>　　8'h02:ALARM_Complete_auto=(Second==8'h02||Second==8'h04)&&_512Hz;　　//2點是響2下　　8'h03:ALARM_Complete_auto=(Second==8'h02||Secon

75、d==8'h04||Second==8'h 06)&&_512Hz;　　//3點是響3下　　8'h04:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==

76、8'h08)&&_512Hz;　　//4點是響4下　　8'h05:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||Second==8

77、9;h10)&&_512Hz;　　//5點是響5下　　8'h06:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||Second==8'h1

78、0 ||Second==8'h12)&&_512Hz;　　//6點是響6下　　8'h07:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||

79、Second==8'h10||Second==8'h12||Second==8'h14)&&_512Hz;　　//7點是響7下　　8'h08:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Secon

80、d==8'h 06||Second==8'h08||Second==8'h10||Second==8'h12||Second==8'h14||Second==8'h16)&&_512Hz;　　//8點是8下　　8'h09:ALARM_Comple

81、te_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||Second==8'h10||Second==8'h12||Second==8'h14||Second==8'h16||Second==8'h18)&&_512Hz;&l

82、t;b>　　//9點是響9下　　8'h10:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||Second==8'h10||Second==8'h12||Second==8'h14||Secon

83、d==8'h16||Second==8'h18 ||Second==8'h20)&&_512Hz;　　//10點是響10下　　8'h11:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second

84、==8'h08||Second==8'h10||Second==8'h12||Second==8'h14||Second==8'h16||Second==8'h18||Second==8'h20||Second==8'h22)&&_512Hz;　　//11點是響11下　　8&

85、#39;h12:ALARM_Complete_auto=(Second==8'h02||Second==8'h04||Second==8'h 06||Second==8'h08||Second==8'h10||Second==8'h12||Second==8'h14||Second==8'h16||Second==8'h18||Second==8'h20||

86、Second==8'h22||Second==8'h24)&&_512Hz;　　//12點是響12下　　endcase　　else ALARM_Complete_auto=1'b0;<b&

87、gt;　　endmodule　?、?，仿真結果：　　圖17 自動整點報時仿真（7點時）截圖　　圖18 自動整點報時仿真（11點時）截圖　　由以上仿真的截圖可以看出，隨便選取兩個整點時刻7點和11點ALARM_Co

88、mplete_auto都輸出了相應的脈沖，7點時每隔一秒就會有512Hz的脈沖輸出，相當于是響了7下，11點時也如此，有兩仿真圖可以看出仿真結果與實驗預期相符得很好，說明該模塊是成功的。　?、?，模塊符號圖：　　觸摸報時模塊設計（未成功故不能仿真）　　對于此模塊,我設想的思路與

89、自動整點報時相似,在按鍵按下時,啟動另一個時鐘,而此時鐘的秒是以0開始計數(shù)的,故可調用自動整點報時來完成功能。　　在此就不把代碼附上去了。　　模塊符號圖：　　主時鐘模塊的設計　　主時鐘模塊主要完成

90、小時、分鐘和秒的計時，調節(jié)分鐘與小時，12和24進制時間的切換等功能。Verilog代碼如下：　　//top_clock.v　　module top_clock(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey,_12OR24);　　input _1Hz,nCR,Ad

91、jMinkey,AdjHrkey,_12OR24;　　output[7:0] Hour,Minute,Second;　　wire[7:0] Hour,Minute,Second;　　wire[7:0] Hour_12,Hour_24;　　supply1 Vdd;</

92、p>　　wire MinCP,HrCP;　　counter60 UT1(Second,nCR,Vdd,_1Hz);　　counter60 UT2(Minute,nCR,Vdd,~MinCP);　　counter12 UT3(Hour_12[7:4],Hour_12[3:0],nCR,V

93、dd,~HrCP);　　counter24 UT4(Hour_24[7:4],Hour_24[3:0],nCR,Vdd,~HrCP); //完成12進制和24　　//進制的計數(shù)　　_2to1MUX MU0(Hour,_12OR24,Hour_24,Hour_12);//選擇顯

94、示的進制小時　　assign MinCP=AdjMinkey?_1Hz:(Second==8'h59);　　assign HrCP=AdjHrkey?_1Hz:({Minute,Second}==16'h5959);　　endmodule

95、　　模塊符號圖：　　完整模塊（頂層模塊）的設計　　//Complete_top_Clock.v 　　module Complete_top_Clock(LED_Hr,LED_Min,LED_Sec,ALARM,AMORPM,AMORPMCLOCK,_102

96、4HzIN,　　AdjHrkey,AdjMinkey, ALARM_Ctrl_Byhand,_12OR24,CtrlBell,Mode,nCR);　　input _1024HzIN;　　input nCR;　　output[7:0] LED_Hr,LED_Min,LED_

97、Sec;　　output AMORPM;　　output AMORPMCLOCK;　　wire[7:0] LED_Hr,LED_Min,LED_Sec;　　wire _512Hz,_1Hz;　　wire _nCR;</p&g

98、t;　　input AdjMinkey,AdjHrkey,_12OR24,ALARM_Ctrl_Byhand;　　//input SetHrkey,SetMinkey;　　wire[7:0] Hour,Minute,Second;　　wire[7:0] Set_Hr,Set_Min;<

99、/p>　　wire[7:0] Minute_Byhand,Second_Byhand;　　supply0 _0;　　supply1 _1;　　wire[7:0] Hour_temp,Minute_temp,Second_temp;　　wire

100、ALARM_Radio;　　wire ALARM_Clock;　　wire ALARM_Complete_auto,ALARM_Complete_Byhand;　　output ALARM;　　input CtrlBell;　　i

101、nput Mode;　　assign AMORPM=(Hour==8'h12)?(~AMORPM):AMORPM;　　assign AMORPMCLOCK=(Set_Hr==8'h12)?(~AMORPMCLOCK):AMORPMCLOCK;　　Divided_Frequency U0(_1Hz,

102、_512Hz,nCR,_1024HzIN);　　//調用分頻模塊產(chǎn)生1Hz和512Hz的脈沖　　top_clock U1(Hour,Minute,Second,_1Hz,nCR,((~Mode)&&AdjMinkey),((~Mode)&&AdjHrkey),_12OR24);&l

103、t;b>　　//調用主時鐘模塊　　Radio U2(ALARM_Radio,Minute,Second,_1024HzIN,_512Hz);　　//調用仿電臺報時　　Bell U3(ALARM_Clock,Set_Hr,Set_Min,Hour,Mi

104、nute,Second,(Mode&&AdjHrkey),(Mode&&AdjMinkey),　　AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell);　　//調用鬧鐘模塊　　Complete_a

105、uto U4(ALARM_Complete_auto,Hour,Minute,Second,_512Hz);　　//調用自動整點報時模塊　　//Complete_Byhand U5(_1Hz,ALARM_Ctrl_Byhand,Minute_Byhand,_nCR);　　//Complete_Byhand U5

106、(Hour,Second,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand);　　//Complete_Byhand U5 (Hour,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand);　　assign ALARM=(ALARM_Radio||ALARM_Clock

107、||ALARM_Complete_auto);　　//最終蜂鳴器輸出　　_2to1MUX MU0(LED_Hr,Mode,Set_Hr,Hour);　　_2to1MUX MU1(LED_Min,Mode,Set_Min,Minute);

108、;　　_2to1MUX MU2(LED_Sec,Mode,8'h00,Second);//選擇顯示主時鐘還是設定的鬧鐘時間　　Endmodule　　模塊符號圖：　　引腳分配

109、　　【汽車尾燈】　　汽車尾燈實際上是一個簡單的狀態(tài)機，利用狀態(tài)機的方法設計如下：　?、?，Verilog代碼：　　// car_light.v 汽車尾燈模塊　　module car_light(CP,brake,

110、right,left,back,l1,l2,l3,l4,l5,l6,sta);　　input CP,brake,right,left,back;　　output l1,l2,l3,l4,l5,l6;　　output [3:0]sta;　　reg l1,l2,l3,l4,l

111、5,l6;　　reg [3:0] sta,c;　　reg ba;　　always@(posedge CP)　　begin　　if (brake)</

112、p>　　begin　　if (right) //右轉彎剎車　　begin　　l1<=1; l2<=1; l3<=1;　　if(c==4'h0)

113、 begin l4<=1; l5<=0; l6<=0; c<=c+4'h1; end 　　if(c==4'h1) begin l4<=0; l5<=1; l6<=0; c<=c+4'h1; end　　if(c>=4'h2) begin l4<=0; l5<=

114、0; l6<=1; c<=4'h0; end　　sta<=4'h5;　　end　　else if (left) //左轉彎剎車　　begin

115、　　l4<=1; l5<=1; l6<=1;　　if(c==4'h0) begin l1<=0; l2<=0; l3<=1; c<=c+4'h1; end 　　if(c==4'h1) begin l1<=0; l2<=1; l3<=0; c<=c

116、+4'h1; end　　if(c>=4'h2) begin l1<=1; l2<=0; l3<=0; c<=4'h0; end　　sta<=4'h6;　　end　　e

117、lse //剎車　　begin　　l1<=1; l2<=1; l3<=1; l4<=1; l5<=1; l6<=1;　　sta<=4'h2;　　end</b&

118、gt;　　end　　else 　　begin 　　if (right) //右轉彎　　begin&

119、lt;/b>　　l1<=0; l2<=0; l3<=0;　　if(c==4'h0) begin l4<=1; l5<=0; l6<=0; c<=c+4'h1; end 　　if(c==4'h1) begin l4<=0; l5<=

120、1; l6<=0; c<=c+4'h1; end　　if(c>=4'h2) begin l4<=0; l5<=0; l6<=1; c<=4'h0; end　　sta<=4'h3;　　end<

121、/p>　　else if (left) //左轉彎　　begin　　l4<=0; l5<=0; l6<=0;　　if(c==4'h0) begin l1<=0; l2<=0; l3<=1; c<=

122、c+4'h1; end 　　if(c==4'h1) begin l1<=0; l2<=1; l3<=0; c<=c+4'h1; end　　if(c>=4'h2) begin l1<=1; l2<=0; l3<=0; c<=4'h0; end

123、　　sta<=4'h4;　　end　　else if (back) //倒車　　begin　　ba<=~ba;<

124、/p>　　sta<=4'h7;　　if (ba) begin l1<=1; l2<=1; l3<=1; l4<=1; l5<=1; l6<=1; end　　else begin l1<=0; l2<=0; l3<=0; l4<=0; l5<=0;

125、l6<=0; end　　end　　else　　begin //正常　　sta<=4'h1; l1<=0; l2<=0; l3<=0; l4<=0; l

126、5<=0; l6<=0;　　end　　end　　end　　endmodule<

127、p>　?、?，仿真結果：　　圖19 汽車尾燈仿真截圖　　由以上的仿真截圖可以清楚地看出，①為右轉彎剎車，②為左轉彎剎車，③為剎車，④為右轉彎，⑤為左轉彎，⑥倒車。在各種情況下，仿真結果與實驗結果均相符，說明模塊是成功的。　?、?，模塊符號圖：</b

128、>　　Ⅳ，引腳分配　　【實驗總結與心得】　　通過本次試驗讓我了解和掌握了VerilogHDL硬件語言，并且實地操作應用在FPGA上，讓我獲益匪淺。在實際操作編程的過程中，我發(fā)現(xiàn)很多東西都得學會轉換，不能死搬硬套的去使用任何一門語言或

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