畢業(yè)論文--基于nios_ii的pwm直流電機(jī)控制系統(tǒng)設(shè)計(jì)(含外文翻譯）

1、<p>　　基于Nios II的PWM直流電機(jī)控制系統(tǒng)設(shè)計(jì)</p><p><b>　　摘要</b></p><p>　　電力電子技術(shù)、微處理器技術(shù)、信號(hào)檢測(cè)與處理技術(shù)、自動(dòng)控制理論和計(jì)算機(jī)應(yīng)用技術(shù)的發(fā)展以及永磁材料技術(shù)的進(jìn)步，極大地推動(dòng)了運(yùn)動(dòng)控制系統(tǒng)向縱深發(fā)展。從而加速了直流電動(dòng)機(jī)調(diào)速及伺服系統(tǒng)向一體化電動(dòng)機(jī)以及控制數(shù)字化方向發(fā)展的進(jìn)程，為運(yùn)動(dòng)控制系統(tǒng)的高

2、實(shí)時(shí)性、強(qiáng)穩(wěn)定性的控制要求提供了保障和依據(jù)。針對(duì)運(yùn)動(dòng)控制系統(tǒng)的高實(shí)時(shí)性、強(qiáng)穩(wěn)定性的控制要求，開(kāi)發(fā)高精度、高效率和開(kāi)放式的運(yùn)動(dòng)控制器具有十分重要的意義。</p><p>　　本文以兩相直流電機(jī)為控制對(duì)象，采用基于Nios II的自定制Avalon外設(shè)技術(shù)，以單芯片大容量現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)為核心控制器，設(shè)計(jì)了基于可編程片上系統(tǒng)(SOPC，System on Programmable Chip)技術(shù)的運(yùn)動(dòng)控制

3、器。</p><p>　　本文首先介紹了電氣傳動(dòng)系統(tǒng)和PWM技術(shù)的基本情況，說(shuō)明了本文設(shè)計(jì)的控制系統(tǒng)所使用的技術(shù)。其次，本文介紹了利用嵌入FPGA內(nèi)部 Nios II軟核來(lái)構(gòu)建一個(gè)真正意義上的小型SoC(System On a Chip)直流電機(jī)控制系統(tǒng)的具體方法，并以此說(shuō)明了SOPC思想和實(shí)現(xiàn)途徑。該系統(tǒng)采用通用的PWM直流電機(jī)調(diào)速方案，并使用ALTERA公司的DE2開(kāi)發(fā)板上的FPGA芯片EP2C35F672C

4、6作為系統(tǒng)控制器， 同時(shí)利用硬件描述語(yǔ)言將調(diào)速控制所需的一些電路高度集合成直流電機(jī)控制系統(tǒng)，從而為電機(jī)的控制提供了一種新的思路。最后，本文給出了控制系統(tǒng)軟件中的幾個(gè)關(guān)鍵函數(shù)，說(shuō)明了系統(tǒng)是如何控制電機(jī)運(yùn)動(dòng)的。</p><p>　　依據(jù)上述的設(shè)計(jì)思想，做出了實(shí)體模型并進(jìn)行驗(yàn)證測(cè)試，相關(guān)運(yùn)行結(jié)果證明了設(shè)計(jì)的可行性和正確性。本文所采用的Nios II軟核組成的SOPC系統(tǒng)技術(shù)解決方案具有集成度高、靈活性強(qiáng)、擴(kuò)展性好、可以

5、大大縮短產(chǎn)品的開(kāi)發(fā)周期的優(yōu)點(diǎn)和特點(diǎn)。</p><p>　　關(guān)鍵詞　直流電機(jī)控制；脈寬調(diào)制（PWM）;現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）；可編程片上系統(tǒng)（SOPC）；硬件描述語(yǔ)言</p><p>　　Based on the Nios II PWM DC Motor Control System Design</p><p><b>　　Abstract</

6、b></p><p>　　Along with the development of electronic technology, microprocessor technology, signal detection and processing technology, automatic control theory and computer application technology and per

7、manent magnet materials technology, people have made a great progress on the movement control system. Thus speeding up the DC motor the speed governing and servo systems evolving into the integrative motor and the contro

8、l digital direction of proceedings, for the Motion Control System of high real-time, str</p><p>　　In this thesis, two-phase DC motor to control the object, to use the Nios II-based Avalon peripherals customi

9、zed technology, to use large-capacity single-chip field programmable gate array(FPGA)as the core controller, design based on programmable chip system (SOPC, System on Programmable Chip) technology of motion controller.&l

10、t;/p><p>　　At first, this thesis introduces the electric transmission system and the basic situation of PWM technology, illustrates the technology of control system, which is designed in this paper. Secondly, t

11、he thesis introduces the method of building a true small-scale SoC(System on a Chip)for DC motor control system with embedded soft-core FPGA internal Nios II and illustrates ideas and the way to the realization of SOPC.

12、This system uses a common DC motor PWM speed control program and the FPGA chip na</p><p>　　Based on the above design, I’ve made a solid model and carried out proof tests, the related results proved the feasi

13、bility and correctness of this design. The program of the SOPC system technology which are composed of Nios II soft-core in this thesis have many advantages and characteristics, such as highly integration, high flexibili

14、ty, scalability and can greatly shorten the product development cycle.</p><p>　　Keywords DC Motor Control; PWM；Field Programmable Gates Array (FPGA)；System On Programmable Chip(SOPC); Hardware Description La

15、nguage; </p><p>　　不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印</p><p><b>　　目錄</b></p><p><b>　　摘要……I</b></p><p>　　AbstractII</p><p><b>　　第1章 緒論1</

16、b></p><p>　　1.1 課題背景1</p><p>　　1.2 電氣傳動(dòng)與PWM技術(shù)概述1</p><p>　　1.2.1 電氣傳動(dòng)的發(fā)展與趨勢(shì)1</p><p>　　1.2.2 PWM技術(shù)發(fā)展概述2</p><p>　　1.3 FPGA概述2</p><p>　　1.

17、3.1 EDA簡(jiǎn)介2</p><p>　　1.3.2 FPGA簡(jiǎn)介3</p><p>　　1.3.3 Cyclone II系列FPGA簡(jiǎn)介3</p><p>　　1.3.4 FPGA開(kāi)發(fā)基本流程4</p><p>　　1.4 SOPC概述5</p><p>　　1.4.1 SOPC簡(jiǎn)介5</p>

18、<p>　　1.4.2 Nios II軟核簡(jiǎn)介6</p><p>　　1.5 本文研究?jī)?nèi)容6</p><p>　　第2章 PWM直流電機(jī)控制系統(tǒng)設(shè)計(jì)原理7</p><p>　　2.1 直流電機(jī)驅(qū)動(dòng)器的組成7</p><p>　　2.1.1 直流PWM控制的基本原理7</p><p>　　2.1.

19、2 驅(qū)動(dòng)電路概述8</p><p>　　2.2 直流電機(jī)閉環(huán)控制系統(tǒng)的組成11</p><p>　　2.2.1 閉環(huán)控制的基本思想11</p><p>　　2.2.2 閉環(huán)控制的基本實(shí)現(xiàn)方法11</p><p>　　2.3 直流電機(jī)控制器的組成12</p><p>　　2.3.1 Avalon總線結(jié)構(gòu)概述1

20、2</p><p>　　2.3.2 基于Avalon總線自定義外設(shè)概述13</p><p>　　2.4 本章小結(jié)13</p><p>　　第3章 基于Nios II的系統(tǒng)硬件設(shè)計(jì)14</p><p>　　3.1 系統(tǒng)的的主體框架14</p><p>　　3.2 控制器各部分模塊15</p>&l

21、t;p>　　3.2.1 Nios II軟核構(gòu)建15</p><p>　　3.2.2 PWM信號(hào)產(chǎn)生模塊19</p><p>　　3.2.3 電機(jī)運(yùn)行狀態(tài)控制電路模塊22</p><p>　　3.2.4 頻率計(jì)模塊22</p><p>　　3.2.5 顯示譯碼模塊24</p><p>　　3.2.6 閉環(huán)

22、控制電路26</p><p>　　3.2.7 分頻器27</p><p>　　3.3 直流電機(jī)驅(qū)動(dòng)電路28</p><p>　　3.3.1 TLP521光耦電氣隔離28</p><p>　　3.3.2 L298N驅(qū)動(dòng)電路29</p><p>　　3.3.3 工作電源31</p><p&g

23、t;　　3.4 直流電機(jī)閉環(huán)控制電路31</p><p>　　3.4.1 電機(jī)轉(zhuǎn)速信號(hào)采集31</p><p>　　3.4.2 電機(jī)轉(zhuǎn)速信號(hào)整理電路33</p><p>　　3.5 本章小結(jié)35</p><p>　　第4章 基于IDE環(huán)境的軟件工程設(shè)計(jì)36</p><p>　　4.1 控制系統(tǒng)軟件主體構(gòu)架3

24、6</p><p>　　4.2 控制軟件各工作模式37</p><p>　　4.2.1 單速工作模式37</p><p>　　4.2.2 分級(jí)定速工作模式38</p><p>　　4.2.3 實(shí)時(shí)調(diào)節(jié)工作模式39</p><p>　　4.3 主要函數(shù)讀解40</p><p>　　4.3

25、.1 單速工作程序40</p><p>　　4.3.2 分級(jí)定速工作程序40</p><p>　　4.3.3 實(shí)時(shí)調(diào)節(jié)工作程序41</p><p>　　4.3.4 閉環(huán)控制程序42</p><p>　　4.3.5 系統(tǒng)異常處理程序43</p><p>　　4.4 本章小結(jié)43</p><

26、p><b>　　結(jié)論44</b></p><p><b>　　致謝45</b></p><p><b>　　參考文獻(xiàn)46</b></p><p><b>　　附錄A47</b></p><p><b>　　附錄B55</b&

27、gt;</p><p><b>　　附錄C63</b></p><p><b>　　附錄D65</b></p><p><b>　　附錄E67</b></p><p><b>　　附錄F68</b></p><p><

28、b>　　附錄G69</b></p><p>　　千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。在目錄上點(diǎn)右鍵“更新域”，然后“更新整個(gè)目錄”。打印前，不要忘記把上面“Abstract”這一行后加一空行</p><p><b>　　緒論</b></p><p><b>　　課題背景</b></p>

29、<p>　　隨著電力電子技術(shù)、微處理器技術(shù)的發(fā)展以及永磁材料技術(shù)的進(jìn)步，直流電動(dòng)機(jī)調(diào)速及伺服系統(tǒng)正在向一體化電動(dòng)機(jī)以及控制數(shù)字化的方向發(fā)展。一體化電動(dòng)機(jī)的發(fā)展方向主要體現(xiàn)于集控制及電動(dòng)機(jī)于一體的無(wú)刷直流電動(dòng)機(jī)。而脈寬調(diào)制（PWM）技術(shù)以及相應(yīng)的功率開(kāi)關(guān)電路技術(shù)則是控制數(shù)字化的基礎(chǔ)。</p><p>　　EDA（Electronic Design Automation）技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，

30、依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，實(shí)現(xiàn)既定的電子線路功能系統(tǒng)的設(shè)計(jì)。單片機(jī)及DSP的性能不斷提高，使得PWM控制技術(shù)及電動(dòng)機(jī)控制技術(shù)也日趨成熟。FPGA和CPLD等超大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，不僅可以制作成控制器來(lái)代替單片機(jī)及DSP，同時(shí)還能講外圍電路集成到同一個(gè)芯片當(dāng)中，大大提高了系統(tǒng)的集成度和可靠性。</p><p>　　電氣傳動(dòng)與PWM技術(shù)概述</p><p>　　電氣

31、傳動(dòng)的發(fā)展與趨勢(shì)</p><p>　　隨著現(xiàn)代技術(shù)的發(fā)展，電氣傳動(dòng)系統(tǒng)正在向系統(tǒng)高性能、控制數(shù)字化、一體化機(jī)電的方向發(fā)展。直流傳動(dòng)系統(tǒng)控制簡(jiǎn)單、調(diào)速特性好，一直是調(diào)速傳動(dòng)領(lǐng)域中的重要組成部分[1]?，F(xiàn)代的直流傳動(dòng)系統(tǒng)的發(fā)展方向是電動(dòng)機(jī)主極永磁化及換向無(wú)刷化，而無(wú)刷直流電機(jī)正是在這樣的趨勢(shì)下所發(fā)展起來(lái)的機(jī)電一體化電動(dòng)機(jī)系統(tǒng)。一般意義上的無(wú)刷直流電機(jī)是指方波無(wú)刷直流電動(dòng)機(jī)，其特征是只需簡(jiǎn)單的開(kāi)關(guān)位置信號(hào)即可通過(guò)逆變橋

32、驅(qū)動(dòng)永磁電動(dòng)機(jī)工作。</p><p>　　近年來(lái)，雖然永磁直流電動(dòng)機(jī)也隨著永磁材料技術(shù)的發(fā)展而得到了性能的提高，依然在直流傳動(dòng)系統(tǒng)中被廣泛應(yīng)用，但直流傳動(dòng)系統(tǒng)已經(jīng)處于無(wú)刷直流電動(dòng)機(jī)大規(guī)模普及與應(yīng)用的階段。</p><p>　　永磁同步電動(dòng)機(jī)調(diào)速及高性能伺服技術(shù)發(fā)展迅速，應(yīng)用功率范圍不斷擴(kuò)大。永磁同步電動(dòng)機(jī)，實(shí)際上為帶有位置傳感器的、由逆變器驅(qū)動(dòng)的永磁同步電動(dòng)機(jī)系統(tǒng)。其反電勢(shì)波形為正弦波，相

33、應(yīng)的繞組電流也為正弦波。關(guān)于永磁同步電動(dòng)的研究主要集中于電動(dòng)機(jī)的新型結(jié)構(gòu)形式、氣隙磁場(chǎng)的設(shè)計(jì)、計(jì)算和繞組電流的控制。其中，繞組電流的控制為大部分文獻(xiàn)研究的焦點(diǎn)。此后的研究雖然在控制手段上不斷改進(jìn)，但控制方法沒(méi)有本質(zhì)的突破。一般實(shí)現(xiàn)電流控制的手段有模擬方法、模擬數(shù)字混合方法、全數(shù)字方法等，并在逐步向全數(shù)字控制方向發(fā)展。</p><p>　　高性能直流傳動(dòng)系統(tǒng)在向方波無(wú)刷直流電動(dòng)機(jī)為主的方向發(fā)展，而方波無(wú)刷直流電動(dòng)機(jī)

34、在向電流正弦化的方向發(fā)展，而永磁同步電動(dòng)機(jī)系統(tǒng)也在向無(wú)位置檢測(cè)或位置檢測(cè)簡(jiǎn)易化方向發(fā)展。隨著發(fā)展，交、直流之分越來(lái)越模糊，二者的發(fā)展方向相同，概念趨向一致。</p><p>　　如今，無(wú)刷直流電動(dòng)機(jī)或永磁同步電動(dòng)機(jī)系統(tǒng)集特種電動(dòng)機(jī)、變流機(jī)構(gòu)、檢測(cè)元件、控制軟件和硬件于一體，形成新一代的一體化電動(dòng)機(jī)系統(tǒng)，體現(xiàn)著當(dāng)今應(yīng)用科學(xué)的最新成果，是機(jī)電一體化的高科技產(chǎn)物。</p><p><b&g

35、t;　　PWM技術(shù)發(fā)展概述</b></p><p>　　隨著全控型功率電子器件的發(fā)展，脈沖調(diào)制（PWM）技術(shù)與開(kāi)關(guān)功率電路成為主流技術(shù)，在功率應(yīng)用中基本取代了線性功率放大電路，以減小功率器件導(dǎo)通損耗，提高驅(qū)動(dòng)效率。在PWM技術(shù)中，功率器件工作在開(kāi)關(guān)飽和導(dǎo)通狀態(tài)，通過(guò)改變功率器件的驅(qū)動(dòng)脈沖信號(hào)的開(kāi)通與關(guān)斷的時(shí)間，來(lái)改變加在負(fù)載兩端的平均電壓的大小。</p><p>　　改變脈沖信

36、號(hào)的開(kāi)通、關(guān)斷時(shí)間有兩種基本方式。一種方式是將脈沖信號(hào)的開(kāi)關(guān)頻率及周期T固定，通過(guò)改變導(dǎo)通脈沖的寬度來(lái)改變負(fù)載的平均電壓，這就是脈沖寬度調(diào)制（PWM）。另一種方式是將脈沖信號(hào)的導(dǎo)通寬度固定，通過(guò)改變開(kāi)關(guān)頻率及周期T來(lái)改變負(fù)載的平均電壓，這就是脈沖頻率調(diào)制（PFM）。</p><p>　　由于PFM控制是通過(guò)改變脈沖頻率來(lái)實(shí)現(xiàn)平均電壓的調(diào)節(jié)的，頻率變化范圍較大。在頻率較低時(shí)，往往人耳所感覺(jué)到的電磁噪聲較高；而在頻率

37、較高時(shí)，會(huì)導(dǎo)致功率器件開(kāi)關(guān)損耗的增加，而且還存在功率器件關(guān)斷速度的限制。最嚴(yán)重的情況是，在某些特殊頻率下系統(tǒng)有可能產(chǎn)生機(jī)械諧振，就會(huì)導(dǎo)致系統(tǒng)產(chǎn)生震蕩和出現(xiàn)音頻嘯叫聲。而在PWM控制中，由于脈沖頻率固定，通過(guò)頻率選擇不但可以克服上述問(wèn)題，而且有利于消除系統(tǒng)中由于功率器件開(kāi)關(guān)所導(dǎo)致的固定頻率的電磁干擾。因此在電氣傳動(dòng)領(lǐng)域內(nèi)PWM控制技術(shù)成為應(yīng)用的主流技術(shù)。</p><p><b>　　FPGA概述</

38、b></p><p><b>　　EDA簡(jiǎn)介</b></p><p>　　在現(xiàn)代高新電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)技術(shù)是相互促進(jìn)、相互推動(dòng)又相互制約的兩個(gè)技術(shù)環(huán)節(jié)。前者代表了物理層在廣度和深度上硬件電路實(shí)現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進(jìn)的電子理論、電子技術(shù)、仿真技術(shù)、設(shè)計(jì)工藝和設(shè)計(jì)技術(shù)與最新的計(jì)算機(jī)軟件技術(shù)有機(jī)的融合和升華。因此，EDA技術(shù)便是這

39、兩者的結(jié)合[2]。</p><p>　　EDA（Electronic Design Automation）技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計(jì)技術(shù)、ASIC測(cè)試技術(shù)和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念；而在現(xiàn)

40、代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模等。因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。</p><p>　　EDA技術(shù)通過(guò)超大規(guī)?？删幊踢壿嬈骷?、半定制或全定制ASIC及混合ASIC三種途徑來(lái)實(shí)現(xiàn)完成專用集成電路的設(shè)計(jì)和實(shí)現(xiàn)這一最終目標(biāo)。ASIC作為最終的物理平臺(tái)，容納了用戶通過(guò)EDA技術(shù)將電子用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實(shí)現(xiàn)的硬件實(shí)體。</p&

41、gt;<p><b>　　FPGA簡(jiǎn)介</b></p><p>　　FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 </p

42、><p>　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： </p><p>　　1.采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得

43、到可用的芯片。 </p><p>　　2.FPGA可做其它全定制或半定制ASIC電路的中試樣片。 </p><p>　　3.FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 </p><p>　　4.FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 </p><p>　　5.FPGA采用高速CHMOS工藝，功耗低，可以與CMO

44、S、TTL電平兼容。 </p><p>　　可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 </p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加

45、電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 FPGA有并行主模式、主從模式、串行模式及外

46、設(shè)模式等多種配置模式。</p><p>　　Cyclone II系列FPGA簡(jiǎn)介</p><p>　　Cyclone II系列FPGA芯片是ALTERA公司的產(chǎn)品。ALTERA公司的PLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)。其中，Cyclone II系列芯片是最新推出的產(chǎn)品系列。Cyclone II器件的制造基于300mm晶圓，采用TSMC 90nm、低K值電介質(zhì)工藝。Cyclone I

47、I FPGA系列是低成本系列FPGA，其功能包括：</p><p>　　1.多達(dá)68416LE，用于高密度應(yīng)用。</p><p>　　2.多達(dá)1.1Mb的用于嵌入式處理器的通用存儲(chǔ)單元。</p><p>　　3.多達(dá)150個(gè)18×18用于嵌入式處理器的低成本數(shù)字信號(hào)處理（DSP）應(yīng)用。</p><p>　　4.專用外部存儲(chǔ)器疾控電路

48、用以連接DDR2、DDR和SDR SDRAM以及QDRII SRAM存儲(chǔ)器件。</p><p>　　5.最多4個(gè)嵌入式PLL，用于片內(nèi)和片外系統(tǒng)時(shí)鐘管理。</p><p>　　6.支持單端I/O標(biāo)準(zhǔn)用于64為、66MHZ PCI和64為、100MHZ PCI-X（模式1）協(xié)議。</p><p>　　7.具有差分I/O信號(hào)，支持RSDS、mini-LVDS、LVPEC

49、L和LVDS，數(shù)據(jù)速率接收端最高達(dá)805Mbps，發(fā)送端最高633Mbps。</p><p>　　8.對(duì)安全敏感應(yīng)用極性紫銅CRC檢測(cè)。</p><p>　　9.具有支持完全定制Nios II嵌入式處理器。</p><p>　　10.采用串行配置器件的低成本配置解決方案。</p><p>　　FPGA開(kāi)發(fā)基本流程</p><

50、;p>　　FPGA系統(tǒng)設(shè)計(jì)流程包括硬件和軟件設(shè)計(jì)流程。首先確定系統(tǒng)功能，并對(duì)關(guān)鍵部分予以仿真。在確定系統(tǒng)功能并劃分功能模塊之后，根據(jù)不同的結(jié)構(gòu)和算法，確定不同的資源消耗。由上述過(guò)程可以確定系統(tǒng)設(shè)計(jì)需要消耗的門(mén)數(shù)、存儲(chǔ)器的大小。根據(jù)系統(tǒng)設(shè)計(jì)的要求，對(duì)系統(tǒng)時(shí)序和時(shí)鐘速率進(jìn)行考察和估計(jì)，可以確定所需器件的速度級(jí)別。根據(jù)系統(tǒng)外部接口的要求，確定接口時(shí)序和芯片引腳資源消耗情況。在上述過(guò)程完成以后，考慮系統(tǒng)功能和性能的可擴(kuò)展性，確定器件型號(hào)。

51、型號(hào)確定之后，需要確定配置方式，因?yàn)椴煌吞?hào)的器件，其配置方式是有很大的差異的。硬件設(shè)計(jì)和軟件設(shè)計(jì)可以同時(shí)進(jìn)行。所謂軟件設(shè)計(jì)是用HDL語(yǔ)言(Hardware Description Language)利用FPGA內(nèi)部資源實(shí)現(xiàn)設(shè)計(jì)的過(guò)程，一般包括設(shè)計(jì)輸入、綜合、功能仿真(前仿真)、設(shè)計(jì)實(shí)現(xiàn)、時(shí)序仿真(后仿真)、配置下載五個(gè)過(guò)程[3]。具體設(shè)計(jì)流程如圖1-1所示：</p><p>　　1.設(shè)計(jì)輸入：FPGA設(shè)計(jì)一般基

52、于某種EDA軟件的開(kāi)發(fā)，設(shè)計(jì)輸入就是設(shè)計(jì)人員將所要設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的形式表示出來(lái)，目前比較流行的做法是采用硬件描述語(yǔ)言(HDL)用文本的形式來(lái)描述設(shè)計(jì)。硬件描述語(yǔ)言可以對(duì)系統(tǒng)進(jìn)行行為級(jí)和寄存器傳輸級(jí)描述。</p><p>　　2.設(shè)計(jì)綜合：綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。也就是說(shuō)，被綜合的文件是HDL文件(或相應(yīng)文

53、件等)，綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。</p><p>　　圖 1–1 FPGA基本開(kāi)發(fā)流程</p><p>　　3.仿真驗(yàn)證：從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其

54、實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。</p><p>　　4.設(shè)計(jì)實(shí)現(xiàn)：實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件(如配置文件與相關(guān)報(bào)告)其主要

55、過(guò)程包括，設(shè)計(jì)文件轉(zhuǎn)換、映射和布局布線。</p><p>　　5.時(shí)序提?。寒a(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。</p><p>　　6.配置：產(chǎn)生FPGA配置時(shí)需要的位流文件。</p><p>　　7.下載驗(yàn)證：下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。</p><p><

56、b>　　SOPC概述</b></p><p><b>　　SOPC簡(jiǎn)介</b></p><p>　　SOPC（System On Programmable Chip）,是Altera公司提出來(lái)的一種靈活、高效的SOC解決方案，是一種新的軟硬件協(xié)同設(shè)計(jì)的系統(tǒng)設(shè)計(jì)技術(shù)。它將處理器、存儲(chǔ)器、I/O口、LVDS、CDR等系統(tǒng)設(shè)計(jì)需要的功能模塊集成到一個(gè)可編程

57、器件上，構(gòu)成一個(gè)可編程的片上系統(tǒng)[4]。SOPC是PLD和ASIC技術(shù)融合的結(jié)果，可以把它看成半導(dǎo)體產(chǎn)業(yè)未來(lái)的發(fā)展方向的代表。SOPC結(jié)合了ASIC和FPGA各自的優(yōu)點(diǎn)，其基本特征：</p><p>　　1.以具有系統(tǒng)性能的FPGA為平臺(tái)，至少包含一個(gè)以上的嵌入式處理器核(軟核或硬核)。</p><p>　　2.具有小容量的高速片內(nèi)RAM資源。</p><p>　　

58、3.豐富的IP資源可供選擇。</p><p>　　4.具有豐富的片上可編程資源。</p><p>　　5.具有處理器調(diào)試接口和FPGA編程接口。</p><p>　　6.單芯片、低功耗。</p><p>　　SOPC方案構(gòu)成途徑有基于FPGA嵌入IP硬核的SOPC系統(tǒng)、基于FPGA嵌入IP軟核的SOPC系統(tǒng)和基于HardCopy 技術(shù)的SOP

59、C系統(tǒng)三種。</p><p>　　Nios II軟核簡(jiǎn)介</p><p>　　Nios II系列32位RISC嵌入式處理器具有超過(guò)200DMIP的性能，在低成本FPGA中實(shí)現(xiàn)成本只有35美分。由于處理器是軟核形式，具有很大的靈活性，可以在多種系統(tǒng)設(shè)置組合中即興選擇，滿足成本和功能要求。采用Nios II處理器進(jìn)行設(shè)計(jì)，可以幫助用戶將產(chǎn)品迅速推向市場(chǎng)，延長(zhǎng)產(chǎn)品生命周期，防止出現(xiàn)處理器逐漸過(guò)時(shí)

60、的情況[5]。</p><p>　　采用Nios II處理器，用戶將不會(huì)局限于預(yù)先制造的處理器技術(shù)，而是根據(jù)自己的要求定制處理器，按照需要選擇合適的外設(shè)、存儲(chǔ)器和接口。此外，用戶還可以輕松集成自己專有的功能，創(chuàng)建一款“完美”的處理器。由于今后發(fā)展具有不確定性，因此，設(shè)計(jì)人員必須能夠更改其設(shè)計(jì)，加入多個(gè)CPU，定制指令集及硬件加速器，以達(dá)到新的性能目標(biāo)，而Nios II處理器能滿足以上要求。</p>

61、<p><b>　　本文研究?jī)?nèi)容</b></p><p>　　鑒于上述電氣傳動(dòng)和PWM技術(shù)的發(fā)展和趨勢(shì)，本文以兩相直流電機(jī)為控制對(duì)象，使用基于SOPC系統(tǒng)的Nios II軟核，并利用PWM技術(shù)設(shè)計(jì)實(shí)現(xiàn)一個(gè)直流電機(jī)控制系統(tǒng)，主要研究?jī)?nèi)容包括以下幾點(diǎn)：</p><p>　　1.對(duì)PWM技術(shù)的原理進(jìn)行分析研究，選取適合PWM技術(shù)控制的直流電機(jī)驅(qū)動(dòng)系統(tǒng)。</p

62、><p>　　2.研究基于SOPC系統(tǒng)的Nios II軟核的控制系統(tǒng)的構(gòu)架，確定整體片上系統(tǒng)，完成運(yùn)動(dòng)控制系統(tǒng)FPGA硬件邏輯設(shè)計(jì)。</p><p>　　3.研究SOPC系統(tǒng)的軟件開(kāi)發(fā)流程和控制程序結(jié)構(gòu)。</p><p>　　PWM直流電機(jī)控制系統(tǒng)設(shè)計(jì)原理</p><p>　　本章主要闡述了PWM技術(shù)的基本原理和電機(jī)驅(qū)動(dòng)電路選擇的理論依據(jù)。說(shuō)明了

63、本文設(shè)計(jì)的直流電機(jī)控制系統(tǒng)所使用的閉環(huán)控制的基本思想和實(shí)現(xiàn)方法。其次，對(duì)控制器設(shè)計(jì)中使用的Avalon總線結(jié)構(gòu)以及基于的Avalon總線的自定制外設(shè)進(jìn)行了簡(jiǎn)要的說(shuō)明。</p><p>　　直流電機(jī)驅(qū)動(dòng)器的組成</p><p>　　直流PWM控制的基本原理</p><p>　　脈沖寬度調(diào)制（PWM）是英文“Pulse Width Modulation”的縮寫(xiě)，簡(jiǎn)稱脈寬

64、調(diào)制。它是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用于測(cè)量，通信，功率控制與變換等許多領(lǐng)域。</p><p>　　PWM是一種對(duì)模擬信號(hào)電平進(jìn)行數(shù)字編碼的方法。通過(guò)高分辨率計(jì)數(shù)器的使用，方波的占空比被調(diào)制用來(lái)對(duì)一個(gè)具體模擬信號(hào)的電平進(jìn)行編碼。PWM信號(hào)仍然是數(shù)字的，因?yàn)樵诮o定的任何時(shí)刻，滿幅值的直流供電要么完全有(ON)，要么完全無(wú)(OFF)。電壓或電流源是以一種通(ON)或斷(OF

65、F)的重復(fù)脈沖序列被加到模擬負(fù)載上去的。通的時(shí)候即是直流供電被加到負(fù)載上的時(shí)候，斷的時(shí)候即是供電被斷開(kāi)的時(shí)候。只要帶寬足夠，任何模擬值都可以使用PWM進(jìn)行編碼。[6]多數(shù)負(fù)載(無(wú)論是電感性負(fù)載還是電容性負(fù)載)需要的調(diào)制頻率高于10Hz，通常調(diào)制頻率為1kHz到200kHz之間。占空比是接通時(shí)間與周期之比；調(diào)制頻率為周期的倒數(shù)。執(zhí)行PWM操作之前，這種微處理器要求在軟件中完成以下工作： </p><p>　　1.設(shè)

66、置提供調(diào)制方波的片上定時(shí)器/計(jì)數(shù)器的周期 。</p><p>　　2.在PWM控制寄存器中設(shè)置接通時(shí)間 。</p><p>　　3.設(shè)置PWM輸出的方向，這個(gè)輸出是一個(gè)通用I/O管腳 。</p><p><b>　　4.啟動(dòng)定時(shí)器。</b></p><p>　　5.使能PWM控制器。</p><p&g

67、t;　　具體調(diào)制時(shí)，功率器件工作在開(kāi)關(guān)飽和導(dǎo)通狀態(tài)，通過(guò)改變功率器件的驅(qū)動(dòng)脈沖信號(hào)的開(kāi)通與關(guān)斷的時(shí)間，來(lái)改變加在負(fù)載兩端的平均電壓的大小。當(dāng)負(fù)載為直流電動(dòng)機(jī)時(shí)，也就實(shí)現(xiàn)了電動(dòng)機(jī)的調(diào)壓調(diào)速控制，這也就是PWM控制的基本原理。</p><p>　　直流PWM調(diào)速控制電路如圖2-1所示，可控開(kāi)關(guān)S1以固定的周期重復(fù)的接通和斷開(kāi)。當(dāng)S1接通時(shí)，供電電源U通過(guò)開(kāi)關(guān)S1施加到直流電動(dòng)機(jī)兩端，電動(dòng)機(jī)在電源作用下旋轉(zhuǎn)，同時(shí)電動(dòng)機(jī)

68、電樞電感儲(chǔ)存能量；當(dāng)開(kāi)關(guān)S1斷開(kāi)時(shí)，供電電源停止向電動(dòng)機(jī)提供能量，但此時(shí)電樞電感所儲(chǔ)存的能量將通過(guò)續(xù)流二極管VD1使電機(jī)電樞電流繼續(xù)維持，電樞電流仍然產(chǎn)生電磁轉(zhuǎn)矩使得電動(dòng)機(jī)繼續(xù)旋轉(zhuǎn)。開(kāi)關(guān)S1重復(fù)動(dòng)作時(shí)，在電動(dòng)機(jī)電樞兩端就形成了一系列的電壓脈沖波形，如圖2-2所示。</p><p>　　圖 2–1 直流PWM調(diào)速控制控制電路</p><p>　　在PWM控制中，電樞電壓平均值Uav由電源電壓

69、、脈沖周期T以及開(kāi)關(guān)S1在每個(gè)周期內(nèi)所導(dǎo)通的時(shí)間ton決定。</p><p>　　可由公式2-1來(lái)表示：</p><p>　　Uav=U =αU （2—1）</p><p>　　式2-1中，α為占空比，也就是導(dǎo)通時(shí)間ton與脈沖周期T之比，α=。公式2-1表明，平均電壓由脈沖占空比及電源電壓所決定，與占空比成正比。改變占空比能

70、夠相應(yīng)地改變平均電壓，也就實(shí)現(xiàn)了直流電動(dòng)機(jī)的調(diào)壓調(diào)速。</p><p>　　圖 2–2 直流PWM調(diào)速控制電壓及電流波形</p><p><b>　　驅(qū)動(dòng)電路概述</b></p><p>　　電動(dòng)機(jī)的驅(qū)動(dòng)電路本質(zhì)上是功率放大電路，利用功率放大器件做成驅(qū)動(dòng)級(jí)電路，電路基本結(jié)構(gòu)根據(jù)使用范圍的不同而采取不同的形式?，F(xiàn)在比較成熟的技術(shù)有MOS門(mén)功率器件

71、構(gòu)成的驅(qū)動(dòng)電路和IGBT的專用驅(qū)動(dòng)集成電路，本設(shè)計(jì)使用的驅(qū)動(dòng)電路是L298N專用集成電路，屬于MOS門(mén)功率器件構(gòu)成的驅(qū)動(dòng)電路。</p><p>　　本設(shè)計(jì)要求可以控制直流電機(jī)正反轉(zhuǎn)狀態(tài)，所以驅(qū)動(dòng)系統(tǒng)屬于可逆直流PWM系統(tǒng)。直流電動(dòng)機(jī)的可逆PWM控制，即電動(dòng)機(jī)的雙向控制，基本電路拓?fù)浣Y(jié)構(gòu)包括T型半橋電路和H橋電路。T型半橋電路可以應(yīng)用在雙電源情況，而廣泛采用的電路是H橋電路。可逆直流PWM控制中的H橋電路如圖2-3

72、 所示。</p><p>　　圖 2–3 可逆直流PWM控制中的H橋電路</p><p>　　本設(shè)計(jì)采用的控制PWM信號(hào)為單極性信號(hào)，工作模式是單極性可逆PWM模式，該模式的特點(diǎn)是在一個(gè)開(kāi)關(guān)周期內(nèi)，作用到電樞兩端的電壓極性是單一極性的。單極性可逆PWM模式實(shí)現(xiàn)的基本方法是：當(dāng)轉(zhuǎn)速給定信號(hào)為正時(shí)，一側(cè)的上、下橋臂控制信號(hào)是相反極性的雙極性PWM信號(hào)或互補(bǔ)的單極性PWM信號(hào)，而另外一側(cè)的控制信

73、號(hào)是下橋臂恒通而上橋臂關(guān)斷；當(dāng)轉(zhuǎn)速給定信號(hào)為負(fù)時(shí)兩側(cè)的信號(hào)互換 [7][8]。對(duì)于圖2-2所示的H橋電路，控制信號(hào)是：V1=V2為PWM信號(hào)，V3關(guān)斷，V4恒通；或者是V3=V4為PWM信號(hào)，V1關(guān)斷，V2恒通.不同情況決定了不同的轉(zhuǎn)向。</p><p>　　實(shí)際上，當(dāng)一側(cè)的控制信號(hào)是相反極性PWM信號(hào)時(shí)，另一側(cè)的控制信號(hào)也可以使上橋臂恒通而下橋臂關(guān)斷，電動(dòng)機(jī)的轉(zhuǎn)向不同。以電動(dòng)機(jī)的正向旋轉(zhuǎn)為例，即控制信號(hào)是V1

74、=V2為PWM信號(hào)，V3關(guān)斷，V4恒通的情況，對(duì)電動(dòng)機(jī)的運(yùn)行狀態(tài)進(jìn)行分析。電機(jī)共有四種可能的運(yùn)行狀態(tài)。</p><p>　　狀態(tài)1：電動(dòng)狀態(tài)。由于V3關(guān)斷，V4恒通，在V1的PWM信號(hào)為高電平時(shí)，功率管V1、V4飽和導(dǎo)通而V2、V3關(guān)斷，電樞兩端所加電壓為U。電樞電流上升，電動(dòng)機(jī)處于正方向的電動(dòng)狀態(tài)，等效電路如圖2-4a所示。</p><p>　　狀態(tài)2：電動(dòng)續(xù)流狀態(tài)。在V1的PWM信號(hào)

75、變?yōu)榈碗娖胶?，功率管V1、V3關(guān)斷而V2、V4飽和導(dǎo)通。此時(shí)電樞兩端所作用電壓為零。由于電樞電流方向不能立刻改變，電動(dòng)機(jī)的自感電動(dòng)勢(shì)克服反電動(dòng)勢(shì)通過(guò)VD2、V4續(xù)流，電動(dòng)機(jī)消耗存儲(chǔ)在電感中的能量，電流衰減。電動(dòng)機(jī)處于電動(dòng)的續(xù)流狀態(tài)，等效電路如圖2-4b所示。</p><p>　　狀態(tài)3：能耗制動(dòng)狀態(tài)。如果電動(dòng)機(jī)續(xù)流結(jié)束，但PWM信號(hào)依然沒(méi)有變化，即V1、V3維持關(guān)斷而V2、V4維持飽和導(dǎo)通，此時(shí)電動(dòng)機(jī)在反電動(dòng)勢(shì)的

76、作用下，產(chǎn)生一個(gè)反方向的電流回路。如果電動(dòng)機(jī)方向沒(méi)有改變，運(yùn)行狀態(tài)相當(dāng)于是能耗制動(dòng)。等效電路如圖2-4c所示。</p><p>　　狀態(tài)4：再生制動(dòng)狀態(tài)。如果存在上述的能耗制動(dòng)狀態(tài)，則在V1、V4的PWM變?yōu)楦唠娖胶螅姌袃啥穗妷褐匦聻閁。電樞電流方向不能立刻改變，反向電流將經(jīng)二極管VD1、VD4向電流充電并逐漸剪下為零，電動(dòng)機(jī)處于再生制動(dòng)的狀態(tài)，等效電路如圖2-4d所示。</p><p>

77、;　　電機(jī)在正常運(yùn)行時(shí)，可能只存在前兩個(gè)狀態(tài)。電動(dòng)機(jī)在反轉(zhuǎn)情況時(shí)的運(yùn)行狀態(tài)與之相似。</p><p>　　(a) (b)</p><p>　　(c) (d)</p><p>　　圖 2–4 單極性可逆PWM模式中的等效電路</p>

78、<p>　　電動(dòng)狀態(tài) (b) 電動(dòng)續(xù)流狀態(tài) </p><p>　　能耗制動(dòng)狀態(tài) (d) 再生制動(dòng)狀態(tài)</p><p>　　直流電機(jī)閉環(huán)控制系統(tǒng)的組成</p><p><b>　　閉環(huán)控制的基本思想</b></p><p>　　閉環(huán)控制的目的是為了增加系統(tǒng)的穩(wěn)定性，PWM直流控制時(shí)，電樞兩端的電壓一直

79、在改變，根據(jù)占空比得到的電壓只是理想狀態(tài)下的平均值，所以電樞電壓在一定范圍內(nèi)波動(dòng)，閉環(huán)控制的添加，使得PWM信號(hào)的占空比也根據(jù)反饋在一定范圍內(nèi)改變，進(jìn)而改變電樞兩端電壓，減小電樞電壓的波動(dòng)，從而提高系統(tǒng)的穩(wěn)定性。閉環(huán)控制的主要組成部分是反饋信號(hào)的獲得以及閉環(huán)控制的方法。反饋信號(hào)的獲得有以下兩種途徑：</p><p>　　1.霍爾效應(yīng)傳感器?；魻栃?yīng)傳感器是利用半導(dǎo)體材料的霍爾效應(yīng)構(gòu)成的磁敏元件，基本器件為霍爾元件

80、，在此基礎(chǔ)上集成穩(wěn)壓、放大、濾波和比較等電路就構(gòu)成了線性霍爾傳感器和開(kāi)關(guān)型霍爾傳感器?；魻杺鞲衅鞯姆答佋硎峭ㄟ^(guò)傳感器來(lái)檢測(cè)轉(zhuǎn)子的位置，并產(chǎn)生一個(gè)正比于磁感應(yīng)強(qiáng)度的信號(hào)，該信號(hào)當(dāng)磁場(chǎng)為零時(shí)輸出為1/2電源電壓，輸出穩(wěn)定性可以達(dá)到1mT左右。</p><p>　　2.光電開(kāi)關(guān)。光電開(kāi)關(guān)一般是由發(fā)光二極管、光敏晶體管以及遮光片組成。一般做法是利用光電開(kāi)關(guān)做成平面型光斷續(xù)器，即把紅外發(fā)光二極管和光敏晶體管布置在同一平面

81、上，遮光片在等角度處打孔，孔數(shù)可自由選擇，但要平均分布，利用光電開(kāi)關(guān)的通斷來(lái)形成脈沖，脈沖信號(hào)經(jīng)過(guò)光電編碼器形成標(biāo)準(zhǔn)的脈沖信號(hào)，反饋到控制系統(tǒng)。</p><p>　　兩種方法都是比較有效地方法，只是反饋信號(hào)產(chǎn)生的裝置位置不同，一般來(lái)說(shuō)霍爾效應(yīng)傳感器安裝在電樞后端，即與電動(dòng)機(jī)是一體的，不會(huì)增加電樞的負(fù)載；光電開(kāi)關(guān)由于遮光板的使用，必須將遮光板安放在電樞主軸的外延部分，變相的增加了電動(dòng)機(jī)的負(fù)載，同時(shí)碼盤(pán)（打孔的遮光板

82、）的制造精度要求很高，大大增加了成本。</p><p>　　本設(shè)計(jì)的閉環(huán)控制使用的是比例控制，反饋回來(lái)的信號(hào)與標(biāo)準(zhǔn)信號(hào)進(jìn)行比較，并產(chǎn)生一個(gè)開(kāi)關(guān)量，講該開(kāi)關(guān)量送到Nios II軟核中，利用程序控制PWM信號(hào)站空比的調(diào)節(jié)，來(lái)實(shí)現(xiàn)閉環(huán)控制。</p><p>　　閉環(huán)控制的基本實(shí)現(xiàn)方法</p><p>　　對(duì)于利用霍爾傳感器得到的反饋信號(hào)，其信號(hào)是一個(gè)標(biāo)準(zhǔn)的正弦波，對(duì)于信號(hào)

83、要先進(jìn)行處理，信號(hào)整形電路我們直接使用施密特觸發(fā)器就可以，利用施密特觸發(fā)器的整形功能，將得到的信號(hào)整理成標(biāo)準(zhǔn)的單極性脈沖信號(hào)，然后將該信號(hào)傳送到FPGA芯片中，經(jīng)過(guò)分頻、去抖，用頻率計(jì)測(cè)出信號(hào)的頻率，就的得到了電機(jī)的轉(zhuǎn)速信息，測(cè)出的頻率進(jìn)行后續(xù)的處理，完成閉環(huán)控制。</p><p>　　對(duì)于利用光電開(kāi)關(guān)和光電編碼器得到的反饋信號(hào)，由于光電編碼器產(chǎn)生的信號(hào)就是單極性脈沖信號(hào)，所以直接將該信號(hào)送到FPGA芯片中，同樣

84、經(jīng)過(guò)分頻、去抖，用頻率計(jì)測(cè)出信號(hào)的頻率，得到電機(jī)的轉(zhuǎn)速信息，測(cè)出的頻率進(jìn)行后續(xù)的處理，用以完成閉環(huán)控制。</p><p>　　直流電機(jī)控制器的組成</p><p>　　Avalon總線結(jié)構(gòu)概述</p><p>　　Avalon交換式總線是由Altera公司開(kāi)發(fā)的一種專用的內(nèi)部連線技術(shù)。Avalon交換式總線由SOPC Builder自動(dòng)生成，是一種理想的用于系統(tǒng)處理

85、器和外設(shè)之間的內(nèi)聯(lián)總線。SOPC Builder利用最少的FPGA資源，產(chǎn)生新的最佳Avalon交換式結(jié)構(gòu)。在SOPC Builder中，每當(dāng)一個(gè)新的組件被添加到系統(tǒng)中或是某個(gè)外設(shè)介入優(yōu)先權(quán)被改變了，就會(huì)有一個(gè)新的、最佳的Avalon交換式總線被生成。Avalon交換式總線的整個(gè)生成過(guò)程都由SOPC Builder自動(dòng)完成。SOPC Builder自動(dòng)生成的Avalon交換式總線使用最少的邏輯資源來(lái)支持?jǐn)?shù)據(jù)總線的復(fù)用、地址譯碼、等待周期

86、的產(chǎn)生、外設(shè)的地址對(duì)齊、中斷優(yōu)先級(jí)的制定以及高級(jí)的交換式總線傳輸。Avalon交換式總線定義的內(nèi)聯(lián)線的策略使得任何一個(gè)Avalon總線上的主外設(shè)都可以與任何一個(gè)從外設(shè)溝通。</p><p>　　Avalon總線結(jié)構(gòu)與傳統(tǒng)總線結(jié)構(gòu)相比有著顯著的優(yōu)點(diǎn)。傳統(tǒng)總線結(jié)構(gòu)中，單個(gè)總線仲裁器控制總線主機(jī)和從機(jī)之間的通信。每個(gè)總線主機(jī)發(fā)起總線控制請(qǐng)求，由總線仲裁器對(duì)某個(gè)主機(jī)授權(quán)接入總線。如果多個(gè)主機(jī)試圖同時(shí)接入總線，總線仲裁器會(huì)

87、根據(jù)一套固定的仲裁規(guī)則，分配總線資源給某個(gè)主機(jī)。由于每次只有一個(gè)主機(jī)能夠接入總線，使用總線資源，因此導(dǎo)致帶寬瓶頸。</p><p>　　Avalon交換結(jié)構(gòu)能進(jìn)行多路數(shù)據(jù)同時(shí)處理，實(shí)現(xiàn)無(wú)與倫比的系統(tǒng)吞吐量。采用Avalon交換結(jié)構(gòu)，每個(gè)總線主機(jī)均有自己的專用互聯(lián)，總線主機(jī)只需搶占共享從機(jī)，而不是總線本身。Avalon交換結(jié)構(gòu)支持多種系統(tǒng)體系結(jié)構(gòu)，可實(shí)現(xiàn)數(shù)據(jù)在外設(shè)與性能最佳數(shù)據(jù)通道之間的無(wú)縫傳輸。Avalon交換結(jié)

88、構(gòu)同樣支持用戶設(shè)計(jì)的片外處理器和外設(shè)。</p><p>　　Avalon接口定義了Avalon交換結(jié)構(gòu)與Avalon外設(shè)之間的連接。Avalon接口是一個(gè)靈活的接口，使用者可以只用系統(tǒng)所需的幾個(gè)信號(hào)來(lái)進(jìn)行數(shù)據(jù)傳輸。Avalon接口還定義了一組信號(hào)類型，包括這些信號(hào)的行為以及所支持的傳輸類型。Avalon接口是一個(gè)完全開(kāi)放的標(biāo)準(zhǔn)。其顯著特性有：</p><p>　　1.使用獨(dú)立的地址、數(shù)據(jù)、

89、控制線，提供與偏上邏輯的最簡(jiǎn)單的接口。因使用相互獨(dú)立的地址和數(shù)據(jù)通路，Avalon外設(shè)不需要識(shí)別數(shù)據(jù)和地址周期。</p><p>　　2.支持最高達(dá)128位的數(shù)據(jù)寬度，支持不是2的偶數(shù)冪的數(shù)據(jù)寬度。</p><p>　　3.支持同步操作，所有Avalon外設(shè)的接口與Avalon交換結(jié)構(gòu)的時(shí)鐘同步，不需要負(fù)載的握手/應(yīng)答機(jī)制。這樣就簡(jiǎn)化了Avalon接口的時(shí)序行為，而且偏于集成高速外設(shè)。&l

90、t;/p><p>　　4.支持動(dòng)態(tài)地址對(duì)齊，可處理具有不同數(shù)據(jù)寬度的外設(shè)之間的數(shù)據(jù)傳輸。具體動(dòng)態(tài)地址對(duì)齊使具有不同數(shù)據(jù)寬度的Avalon外設(shè)能輕松地進(jìn)行接口，設(shè)計(jì)時(shí)無(wú)需特殊的考慮。</p><p>　　5.接口協(xié)議簡(jiǎn)單，容易學(xué)習(xí)，易于理解。</p><p>　　6.資源占用少，減少片內(nèi)邏輯資源的占用。</p><p>　　7.Avalon接口性能

91、很高，可達(dá)到每個(gè)時(shí)鐘傳輸1次。</p><p>　　基于Avalon總線自定義外設(shè)概述</p><p>　　定制用戶外設(shè)有兩種可行的方法：一種是SOPC Builder提供的元件編輯器在圖形用戶界面下將用硬件描述語(yǔ)言描述的用戶邏輯封裝成一個(gè)SOPC Builder元件；另一種是在Altera提供的元件的基礎(chǔ)上來(lái)修改。本設(shè)計(jì)使用第一種方法，來(lái)創(chuàng)建一個(gè)PWM信號(hào)生成器，作為系統(tǒng)的Avalon外

92、設(shè)。</p><p>　　一般來(lái)說(shuō)，一個(gè)元件由描述元件邏輯的硬件描述文件、軟件文件以及元件的描述文件三部分組成。一個(gè)典型元件定制的步驟如下：</p><p>　　1.規(guī)劃元件的硬件功能。</p><p>　　2.如果采用微控制器來(lái)控制元件，則規(guī)劃訪問(wèn)該硬件的應(yīng)用程序接口。</p><p>　　3.在硬件和軟件要求的基礎(chǔ)上，定義一個(gè)恰當(dāng)?shù)腁va

93、lon接口。</p><p>　　4.使用硬件描述語(yǔ)言來(lái)描述硬件邏輯。</p><p>　　5.單獨(dú)驗(yàn)證元件的硬件功能。</p><p>　　6.寫(xiě)用于描述寄存器的C頭文件來(lái)為軟件定義硬件寄存器映像。</p><p>　　7.使用元件編輯器來(lái)封裝硬件HDL和軟件文件，得到一個(gè)元件。</p><p>　　8.將該元件集成

94、到一個(gè)簡(jiǎn)單的Nios II系統(tǒng)中。</p><p>　　9.使用Nios II來(lái)測(cè)試寄存器級(jí)的訪問(wèn)是否正確。</p><p>　　10.如果以后將使用微控制器來(lái)訪問(wèn)該元件，就要寫(xiě)元件的驅(qū)動(dòng)軟件。</p><p>　　11.反復(fù)改進(jìn)元件的硬件設(shè)計(jì)和軟件驅(qū)動(dòng)，并使用元件編輯器來(lái)更新所做的修改。</p><p>　　12.建立一個(gè)完整的SOPC B

95、uilder system，里面含有一個(gè)或多個(gè)該元件。</p><p>　　13.執(zhí)行系統(tǒng)級(jí)的驗(yàn)證，如果需要在進(jìn)行改進(jìn)。</p><p>　　14.完成元件的定制，并分發(fā)給其他設(shè)計(jì)者。</p><p>　　一個(gè)用戶邏輯外設(shè)必須進(jìn)行硬件設(shè)計(jì)。這里的硬件設(shè)計(jì)是指用硬件描述語(yǔ)言HDL來(lái)描述和仿真硬件邏輯的組成。一個(gè)典型的元件由任務(wù)邏輯、寄存器文件和Avalon接口三種功能

96、模塊組成。</p><p><b>　　本章小結(jié)</b></p><p>　　本章講解了PWM直流電機(jī)控制系統(tǒng)設(shè)計(jì)所基于的基本原理技術(shù)，說(shuō)明了PWM技術(shù)、驅(qū)動(dòng)電路的基本原理，闡述了系統(tǒng)閉環(huán)控制的基本思想，以及控制器所利用的Avalon總線技術(shù)的基本情況。</p><p>　　基于Nios II的系統(tǒng)硬件設(shè)計(jì)</p><p&g

97、t;　　本章是全文的核心部分，在本章，由基于Nios II的系統(tǒng)框架引申出各個(gè)模塊的構(gòu)建和硬件的設(shè)計(jì)，其中包括主控制器各個(gè)模塊的基本設(shè)置、驅(qū)動(dòng)電路的設(shè)計(jì)以及閉環(huán)控制電路的設(shè)計(jì)。同時(shí)，部分模塊給出了時(shí)序仿真結(jié)果，用以驗(yàn)證設(shè)計(jì)思想。</p><p><b>　　系統(tǒng)的的主體框架</b></p><p>　　系統(tǒng)的主體主要由FPGA片上系統(tǒng)、驅(qū)動(dòng)電路和電機(jī)構(gòu)成的驅(qū)動(dòng)控制系統(tǒng)

98、以及處理反饋信號(hào)的閉環(huán)控制系統(tǒng)組成。</p><p>　　圖3–1 系統(tǒng)主體框架及接口示意圖</p><p>　　由圖3-1可以看出，除了與控制對(duì)象直接連接的電路外，其余電路都可以集成到一個(gè)FPGA芯片當(dāng)中，同時(shí)我們使用了Nios II軟核作為主控制器，完全體現(xiàn)了FPGA集成度高、靈活性強(qiáng)、擴(kuò)展性好的特點(diǎn)，同時(shí)相比較于現(xiàn)在比較成熟的單片機(jī)PWM控制系統(tǒng)來(lái)說(shuō)，利用FPGA芯片構(gòu)成的系統(tǒng)，集成

99、度更高、運(yùn)算速度更快、處理精度更高、外圍電路更簡(jiǎn)單，對(duì)于設(shè)計(jì)人員來(lái)說(shuō)，利用FPGA芯片可以大大縮短設(shè)計(jì)開(kāi)發(fā)的時(shí)間。</p><p><b>　　控制器各部分模塊</b></p><p>　　Nios II軟核構(gòu)建</p><p>　　本系統(tǒng)的控制器使用的是Altera公司的DE2開(kāi)發(fā)板上的FPGA芯片。Nios II處理器作為實(shí)現(xiàn)控制的中央處理

100、器，它的特點(diǎn)之一就是Avalon總線，這是連接片上處理器和其他模塊的一種簡(jiǎn)單的總線協(xié)議，它規(guī)定了主設(shè)備和從設(shè)備之間進(jìn)行連接的端口和通信時(shí)序。由于Nios II是一個(gè)位于FPGA中的處理軟核，因而定制其外設(shè)比較容易。此外，在定制中，本系統(tǒng)還加入了并行輸入/輸出口（PIO）、定時(shí)器（Timer），以及可提供PWM信號(hào)的用戶自定義外設(shè)。為了精簡(jiǎn)系統(tǒng)，沒(méi)有添加片上RAM、ROM，只添加了一個(gè)片外SDRAM，為了提高系統(tǒng)的性能，添加了一個(gè)基于Av

101、alon總線的鎖相環(huán)（PLL）將系統(tǒng)時(shí)鐘倍頻到了80MHZ,同時(shí)利用該P(yáng)LL使片外SDRAM的時(shí)序與NIOS II處理器同步，由于被設(shè)計(jì)只是系統(tǒng)設(shè)計(jì)驗(yàn)證，不需要形成產(chǎn)品，所以沒(méi)有添加EPCS模塊。NIOS II軟核的配置，類型選用經(jīng)濟(jì)型(Nios II/e)，指定中斷和復(fù)位寄存器（片外SDRAM）；片上RAM/ROM信息以及CPU的Cache信息使用缺省配置；JTAG模式選擇層級(jí)1。</p><p>　　軟核的其

102、他模塊的配置：</p><p>　　1.PLL鎖相環(huán)的配置：</p><p>　　PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán),用來(lái)統(tǒng)一整合時(shí)脈訊號(hào),使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過(guò)比較外部信號(hào)的相位和由壓控晶振（VCXO）的相位來(lái)實(shí)現(xiàn)同步的，在比較的過(guò)程中，鎖相環(huán)

103、電路會(huì)不斷根據(jù)外部信號(hào)的相位來(lái)調(diào)整本地晶振的時(shí)鐘相位，直到兩個(gè)信號(hào)的相位同步。[9]而FPGA中含有的高性能嵌入式模擬鎖相環(huán)，其性能遠(yuǎn)優(yōu)于數(shù)字鎖相環(huán)，此鎖相環(huán)PLL可以與一輸入的時(shí)鐘信號(hào)同步，并以其作為參考信號(hào)實(shí)現(xiàn)鎖相，從而輸出一至多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘，以供邏輯系統(tǒng)應(yīng)用，而SOPC中的PLL模塊是基于Avalon總線的PLL性能更優(yōu)于嵌入式模擬鎖相環(huán)。</p><p>　　本設(shè)計(jì)使用的配置為芯片速度級(jí)別6

104、級(jí)輸入時(shí)鐘50MHZ；輸出使用C0,C1兩個(gè)輸出時(shí)鐘，均倍頻到80MHZ，占空比為50%；Avalon接口屬性中，locked output屬性選擇Export;將PLL.C0信號(hào)名更改為SYSCLK，提供系統(tǒng)芯片時(shí)鐘，將PLL.C1信號(hào)名更改為SDRAMCLK，為片外存儲(chǔ)器提供時(shí)鐘輸入。</p><p>　　PLL鎖相環(huán)模塊的添加，使外部存儲(chǔ)器與芯片時(shí)序同步，同時(shí)將芯片的工作時(shí)序提高到80MHZ提高了系統(tǒng)的性能

105、，這是單片機(jī)所不能實(shí)現(xiàn)的。</p><p>　　2.JTAG-UART的配置：</p><p>　　帶Avalon接口的JTAG-UART設(shè)備實(shí)現(xiàn)PC和NIOS II系統(tǒng)之間的串行通信，在許多設(shè)計(jì)中JTAG-UART常取代RS-232通信設(shè)備，用于字符的輸入和輸出。與UART設(shè)備不同的是，JTAG-UART是通過(guò)JTAG接口來(lái)傳輸數(shù)據(jù)的。程序員可以使用HAL層提供的API函數(shù)對(duì)JTAG-U

106、ART進(jìn)行操作，而不用通過(guò)寄存器直接訪問(wèn)JTAG-UART內(nèi)核，使用十分方便。本系統(tǒng)的JTAG-UART內(nèi)核的配置讀寫(xiě)FIFO的緩沖深度都選用64字節(jié)，中斷請(qǐng)求起點(diǎn)8字節(jié)。</p><p>　　3.Timer的配置：</p><p>　　定時(shí)器可以說(shuō)是一個(gè)非常重要的外圍設(shè)備。它可以作為系統(tǒng)的周期性時(shí)鐘源；也可以作為一個(gè)計(jì)時(shí)器，測(cè)定事件發(fā)生的時(shí)間；還可以對(duì)外輸出周期性脈沖或作為“看門(mén)狗”來(lái)使

107、用。</p><p>　　定時(shí)器是掛載在Avalon總線上的32位定時(shí)器，它提供一下特性：</p><p>　　兩種計(jì)數(shù)模式：?jiǎn)未螠p1和連續(xù)減1計(jì)數(shù)模式；</p><p>　　定時(shí)器到達(dá)0時(shí)產(chǎn)生中斷請(qǐng)求；</p><p>　　可選擇設(shè)定為看門(mén)狗定時(shí)器，當(dāng)為看門(mén)狗時(shí)，定時(shí)器計(jì)算到達(dá)0時(shí)復(fù)位系統(tǒng)；</p><p>　　可選

108、擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá)0時(shí)輸出脈沖；</p><p>　　可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器；</p><p>　　可由軟件使能或屏蔽定時(shí)器中斷。</p><p>　　本設(shè)計(jì)使用的Timer具體配置如圖3- 2所示。</p><p>　　圖 3–2 Timer定時(shí)器的具體配置</p><p>　　4.Syste

109、m id的配置：</p><p>　　SOPC Builder生成Nios II系統(tǒng)時(shí)，將為每個(gè)Nios II系統(tǒng)生成一個(gè)標(biāo)示符。該標(biāo)示符被寫(xiě)入System id寄存器中，供編譯器和用戶辨別所運(yùn)行的程序是否與目標(biāo)系統(tǒng)匹配。運(yùn)行在與之不匹配的系統(tǒng)上時(shí)，會(huì)產(chǎn)生不可預(yù)測(cè)的結(jié)果，比如軟件驗(yàn)證失敗[10]。</p><p>　　5.Sdram的配置：</p><p>　　SD