通信畢業(yè)設(shè)計(jì)----基于vhdl的ask調(diào)制與解調(diào)設(shè)計(jì)與實(shí)現(xiàn)

1、<p><b>　　目 錄</b></p><p><b>　　1 引言1</b></p><p>　　1.1課題研究的背景與意義1</p><p>　　1.2 課題的研究現(xiàn)狀1</p><p>　　1.3本文的結(jié)構(gòu)及主要工作2</p><p>　　2 A

2、SK調(diào)制解調(diào)系統(tǒng)的原理4</p><p>　　2.1 ASK調(diào)制原理及設(shè)計(jì)方法4</p><p>　　2.2 ASK解調(diào)原理及設(shè)計(jì)方法5</p><p>　　2.3 ASK信號(hào)的功率譜及帶寬6</p><p>　　2.4 ASK系統(tǒng)的抗噪聲性能8</p><p>　　2.4.1 包絡(luò)檢測(cè)時(shí)2ASK系統(tǒng)的誤碼率

3、8</p><p>　　2.4.2 相干解調(diào)時(shí)2ASK的系統(tǒng)誤碼率10</p><p>　　3 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模13</p><p>　　3.1 軟件平臺(tái)介紹13</p><p>　　3.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計(jì)15</p><p>　　3.3 基于VHDL的ASK調(diào)制系統(tǒng)仿真與分

4、析16</p><p>　　3.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析19</p><p>　　3.5 ASK調(diào)制解調(diào)聯(lián)合對(duì)比21</p><p>　　3.6 本章總結(jié)23</p><p>　　4 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計(jì)與仿真24</p><p>　　4.1 多進(jìn)制振幅調(diào)制24</p&

5、gt;<p>　　4.2 基于VHDL的MASK調(diào)制系統(tǒng)實(shí)現(xiàn)24</p><p><b>　　5 總結(jié)25</b></p><p><b>　　附錄27</b></p><p>　　1 ASK調(diào)制VHDL程序27</p><p>　　2 ASK解調(diào)VHDL程序28</p

6、><p>　　3 MASK調(diào)制VHDL程序30</p><p><b>　　參考文獻(xiàn)33</b></p><p><b>　　致 謝35</b></p><p><b>　　1 引言</b></p><p>　　1.1課題研究的背景與意義</

7、p><p>　　通信即傳輸信息，進(jìn)行信息的時(shí)空轉(zhuǎn)移。通信系統(tǒng)的作用就是將信息從信源發(fā)送到一個(gè)或多個(gè)目的地【1】。實(shí)現(xiàn)通信的方式和手段很多，如手勢(shì)、語言、旌旗、烽火臺(tái)和擊鼓傳令，以及現(xiàn)代社會(huì)的電報(bào)、電話、廣播、電視、遙控、遙測(cè)、因特網(wǎng)和計(jì)算機(jī)通信等，這些都是消息傳遞的方式和信息交流的手段【2】。伴隨著人類的文明和科學(xué)技術(shù)的發(fā)展，電信技術(shù)也是以一日千里的速度飛速發(fā)展，如今，在自然科學(xué)領(lǐng)域涉及“通信”這一術(shù)語時(shí)，一般指“電

8、通信”。現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向通過調(diào)制，不僅可以進(jìn)行頻譜搬移，把調(diào)制信號(hào)的頻譜搬移到所希望的位置上，而且它對(duì)系統(tǒng)的傳輸有效性和傳輸?shù)目煽啃杂兄艽蟮挠绊憽?】。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展【4】。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對(duì)調(diào)制方

9、式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞【5】。</p><p>　　ASK（Amplitude－Shift Keying）作為一種簡(jiǎn)單高效便捷,易于實(shí)現(xiàn)的特點(diǎn),在目前的通信領(lǐng)域中有著其獨(dú)特的位置，對(duì)基于ASK的通信系統(tǒng)的研究與應(yīng)用也是眾多研究項(xiàng)目中的熱點(diǎn)【6】。在實(shí)際應(yīng)用當(dāng)中，大型、復(fù)雜的系統(tǒng)直接實(shí)驗(yàn)是十分昂貴的，而通信系統(tǒng)設(shè)計(jì)研究是一項(xiàng)十分復(fù)雜的技術(shù)。由于技術(shù)的復(fù)雜性，在現(xiàn)代通信技術(shù)中，越來越重視采用計(jì)算

10、機(jī)仿真技術(shù)來進(jìn)行系統(tǒng)分析和設(shè)計(jì)【7】。利用仿真，可以大大降低實(shí)驗(yàn)成本。在實(shí)際通信中，很多信道都不能直接傳送基帶信號(hào)，必須用基帶信號(hào)對(duì)載波波形的某些參量進(jìn)行控制，使載波的這些參量隨基帶信號(hào)的變化而變化，即所謂正弦載波調(diào)制【8】。</p><p>　　1.2 課題的研究現(xiàn)狀</p><p>　　近十幾年來，隨著計(jì)算機(jī)，人工智能，模式識(shí)別的信號(hào)處理等技術(shù)的飛速發(fā)展。通信信號(hào)的自動(dòng)調(diào)制識(shí)別技術(shù)得到

11、長(zhǎng)足的發(fā)展。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用，主要是因?yàn)閿?shù)字通信有以下優(yōu)點(diǎn)【9】：</p><p>　?、贁?shù)字信號(hào)便于存儲(chǔ)、處理 、抗干擾能力強(qiáng) </p><p>　?、蹟?shù)字信號(hào)便于交換和傳輸 </p><p>　　④可靠性高，傳輸過程中的差錯(cuò)可以設(shè)法控制 </p><p>　　⑤數(shù)字信號(hào)易于加密且保密性強(qiáng) </p&g

12、t;<p>　　⑥通用性和靈活性好。</p><p>　　ASK（Amplitude－Shift Keying）振幅調(diào)制作為數(shù)字調(diào)制傳輸?shù)囊环N常用方式，具備上述所有的優(yōu)點(diǎn)，所以ASK的應(yīng)用是非常廣泛的，如在基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器研究上與傳統(tǒng)解調(diào)器相比,它有一些很重要的特點(diǎn)【10】:第一,基于ASK的神經(jīng)網(wǎng)絡(luò)算法用于解調(diào)處理,其抗干擾性能優(yōu)于傳統(tǒng)方法;第二,基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器有和傳統(tǒng)解

13、調(diào)器相似的處理單元,但在神經(jīng)網(wǎng)絡(luò)中,這些功能被整合在多個(gè)神經(jīng)元中,無需對(duì)每個(gè)處理單元和功能進(jìn)行單獨(dú)設(shè)計(jì),這些處理功能都是在其學(xué)習(xí)過程中自己獲得的;第三,解調(diào)系統(tǒng)為并行結(jié)構(gòu),所以處理速度比傳統(tǒng)速度更快。還有開發(fā)多信道通信系統(tǒng) 時(shí)針對(duì)ASK中頻信號(hào)發(fā)生器和接收機(jī)的FPGA設(shè)計(jì)及實(shí)現(xiàn)的研究,研究結(jié)果表明能增加系統(tǒng)的冗余性,提高系統(tǒng)的可靠性【11】。 有較為廣泛的市場(chǎng)前景的應(yīng)用于智能系統(tǒng)包括家庭保安系統(tǒng)、自動(dòng)化控制系統(tǒng)、汽車門禁系統(tǒng)以及RF I

14、D等領(lǐng)域的工作于超高頻(UHF)的射頻接收機(jī)也常使用于ASK數(shù)字調(diào)制方式【12】。 </p><p>　　在其它應(yīng)用中還有如基于ASK無線射頻收發(fā)模塊的安防系統(tǒng)【13】，無線射頻數(shù)據(jù)傳送電路和 EMC 微處理器設(shè)計(jì)為一體,構(gòu)成具有檢測(cè)不同信號(hào)和無線數(shù)據(jù)傳輸?shù)墓δ苣K,并通過無線接收模塊與電話網(wǎng)絡(luò)連網(wǎng),應(yīng)用于家庭及單位的安防系統(tǒng)。</p><p>　　1.3本文的結(jié)構(gòu)及主要工作 <

15、/p><p>　　本文論述了基于VHDL及CPLD實(shí)現(xiàn)ASK數(shù)字調(diào)制系統(tǒng)的方法，其實(shí)現(xiàn)步驟包括：</p><p>　　1.研究2ASK調(diào)制解調(diào)系統(tǒng)的原理及設(shè)計(jì)方法以及2ASK的頻譜和抗噪聲性能；</p><p>　　2.根據(jù)各個(gè)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖；</p><p>　　3.根據(jù)VHDL語言特點(diǎn)，對(duì)系統(tǒng)進(jìn)行VHDL建模；<

16、/p><p>　　4.根據(jù)VHDL模型，進(jìn)行具體VHDL語言程序設(shè)計(jì)；</p><p>　　5.對(duì)設(shè)計(jì)的程序進(jìn)行波形仿真與調(diào)試。 </p><p>　　6.基于VHDL的MASK調(diào)制研究</p><p>　　2 ASK調(diào)制解調(diào)系統(tǒng)的原理</p><p>　　2.1 ASK調(diào)制原理及設(shè)計(jì)方法 </p><

17、p>　　數(shù)字幅度調(diào)制又稱幅度鍵控（ASK），二進(jìn)制幅度鍵控記作2ASK。2ASK是利用代表數(shù)字信息“0”或“1”的基帶矩形脈沖去鍵控一個(gè)連續(xù)的載波，使載波時(shí)斷時(shí)續(xù)地輸出。有載波輸出時(shí)表示發(fā)送“1”，無載波輸出時(shí)表示發(fā)送“0”。借助于第3章幅度調(diào)制的原理，2ASK信號(hào)可表示為 </p><p><b>　　(2.1） </b></p><p>　　式中，為載波角頻

18、率，為單極性NRZ矩形脈沖序列 </p><p><b>　?。?.2） </b></p><p>　　其中，是持續(xù)時(shí)間為、高度為1的矩形脈沖，常稱為門函數(shù)，為二進(jìn)制數(shù)字 </p><p><b>　?。?.3） </b></p><p>　　2ASK信號(hào)的產(chǎn)生方法（調(diào)制方法）有兩種，如下圖2.1所

19、示：圖（a）是一般的模擬幅度調(diào)制方法，不過這里的s(t)由式（2.2）規(guī)定；圖（b）是一種鍵控方法，這里的開關(guān)電路受控制。圖（c）給出的波形示例。二進(jìn)制幅度鍵控信號(hào)，由于一個(gè)信號(hào)狀態(tài)始終為0，相當(dāng)于處于斷開狀態(tài)，故又常稱為通斷鍵控信號(hào)（OOK信號(hào)）。</p><p>　　圖2.1 ASK信號(hào)產(chǎn)生方法及波形</p><p>　　2.2 ASK解調(diào)原理及設(shè)計(jì)方法 </p><

20、;p>　　ASK信號(hào)解調(diào)的常用方法主要有兩種：包絡(luò)檢波法和相干檢測(cè)法 </p><p>　　包絡(luò)檢波法的原理方框圖如圖2.2所示:帶通濾波器（BPF）恰好使2ASK信號(hào)完整地通過，經(jīng)包絡(luò)檢測(cè)后，輸出其包絡(luò)。低通濾波器（LPF）的作用是濾除高頻雜波，使基帶信號(hào)（包絡(luò)）通過。抽樣判決器包括抽樣、判決及碼元形成器。定時(shí)抽樣脈沖（位同步信號(hào)）是很窄的脈沖，通常位于每個(gè)碼元的中央位置，其重復(fù)周期等于碼元的寬度。不計(jì)噪

21、聲影響時(shí)，帶通濾波器輸出為2ASK信號(hào)，即，包絡(luò)檢波器輸出為。經(jīng)抽樣、判決后將碼元再生，即可恢復(fù)出數(shù)字序列。 </p><p>　　相干檢測(cè)法原理方框圖如圖2.3所示:相干檢測(cè)就是同步解調(diào)，要求接收機(jī)產(chǎn)生一個(gè)與發(fā)送載波同頻同相的本地載波信號(hào)，稱其為同步載波或相干載波。利用此載波與收到的已調(diào)信號(hào)相乘，輸出為</p><p><b>　　(2.4)</b></p&g

22、t;<p>　　圖2.2 2ASK信號(hào)的包絡(luò)解調(diào)</p><p>　　圖2.3 2ASK的相干解調(diào)</p><p>　　經(jīng)低通濾波濾除第二項(xiàng)高頻分量后，即可輸出信號(hào)。低通濾波器的截止頻率與基帶數(shù)字信號(hào)的最高頻率相等。由于噪聲影響及傳輸特性的不理想，低通濾波器輸出波形有失真，經(jīng)抽樣判決、整形后再生數(shù)字基帶脈沖【14】。</p><p>　　雖然2ASK信

23、號(hào)中確實(shí)存在著載波分量，原則上可以通過窄帶濾波器或鎖相環(huán)來提取同步載波，但這會(huì)給接收設(shè)備增加復(fù)雜性。因此，實(shí)際中很少采用相干解調(diào)法來解調(diào)2ASK信號(hào)【15】。</p><p>　　2.3 ASK信號(hào)的功率譜及帶寬</p><p>　　從2ASK的原理可知，一個(gè)2ASK信號(hào)可以表示成</p><p><b>　　（2.5）</b></p&g

24、t;<p>　　這里，是代表信息的隨機(jī)單極性矩形脈沖序列。 現(xiàn)設(shè)的功率譜密度為，的功率譜密度為，則由式（2.5）可以證得</p><p><b>　?。?.6）</b></p><p>　　對(duì)于單極性NRZ碼，有</p><p><b>　?。?.7）</b></p><p>

25、　　代入式（2.6），得2ASK信號(hào)功率譜：</p><p><b>　?。?.8）</b></p><p><b>　　可知：</b></p><p>　　（1）2ASK信號(hào)的功率譜由連續(xù)譜和離散譜兩部分組成。其中，連續(xù)譜取決于數(shù)字基帶信號(hào)經(jīng)線性調(diào)制后的雙邊帶譜，而離散譜則由載波分量確定。（2）2ASK信號(hào)的帶寬是數(shù)字

26、基帶信號(hào)帶寬的兩倍</p><p><b>　?。?.9）</b></p><p>　　圖2.4 2ASK信號(hào)的功率譜</p><p>　　（3）因?yàn)橄到y(tǒng)的傳碼率（Baud），故2ASK系統(tǒng)的頻帶利用率為</p><p><b>　　（2.10）</b></p><p>　

27、　這意味著用2ASK方式傳送碼元速率為的二進(jìn)制數(shù)字信號(hào)時(shí)，要求該系統(tǒng)的帶寬至少為（Hz）。 </p><p>　　2.4 ASK系統(tǒng)的抗噪聲性能 </p><p>　　通信系統(tǒng)的抗噪聲性能是指系統(tǒng)克服加性噪聲的能力。在數(shù)字系統(tǒng)中它通常采用誤碼率來衡量。由于加性噪聲被認(rèn)為只對(duì)信號(hào)的接收產(chǎn)生影響，故分析系統(tǒng)的抗噪聲性能只需考慮接收部分【16】。</p><p>　　假

28、定信道噪聲為加性高斯白噪聲，其均值為0、方差為；接收的信號(hào)為</p><p><b>　?。?.11）</b></p><p>　　2.4.1 包絡(luò)檢測(cè)時(shí)2ASK系統(tǒng)的誤碼率 </p><p>　　對(duì)于圖2所示的包絡(luò)檢測(cè)接收系統(tǒng)，其接收帶通濾波器BPF的輸出為</p><p><b>　　（2.12）</

29、b></p><p>　　其中，為高斯白噪聲經(jīng)BPF限帶后的窄帶高斯白噪聲。</p><p>　　經(jīng)包絡(luò)檢波器檢測(cè)，輸出包絡(luò)信號(hào)</p><p><b>　?。?.13）</b></p><p>　　由式（2.12）可知，發(fā)“1”時(shí)，接收帶通濾波器BPF的輸出為正弦波加窄帶高斯噪聲形式；發(fā)“0”時(shí)，接收帶通濾波器B

30、PF的輸出為純粹窄帶高斯噪聲形式。于是，發(fā)“1”時(shí)，BPF輸出包絡(luò)的抽樣值的一維概率密度函數(shù)服從萊斯分布；而發(fā)“0”時(shí)，BPF輸出包絡(luò)的抽樣值的一維概率密度函數(shù)服從瑞利分布，如圖2.5所示</p><p>　　圖2.5 包絡(luò)檢波時(shí)誤碼率的幾何表示</p><p>　　亦即抽樣判決器輸入信號(hào)，對(duì)其進(jìn)行抽樣判決后即可確定接收碼元是“1”還是“0”。我們規(guī)定，倘若的抽樣值，則判為“是1碼”；若，

31、判為“是0碼”。顯然，選擇什么樣的判決門限電平與判決的正確程度（或錯(cuò)誤程度）密切相關(guān)。選定的不同，得到的誤碼率也不同。這一點(diǎn)可從下面的分析中清楚看到。 存在兩種錯(cuò)判的可能性：一是發(fā)送的碼元為“1”時(shí)，錯(cuò)判為“0”，其概率記為；二是發(fā)送的碼元為“0”時(shí)，錯(cuò)判為“l(fā)”，其概率記為。由圖2.5可知</p><p><b>　　（2.14）</b></p><p>&

32、lt;b>　?。?.15）</b></p><p>　　式中，、分別為圖2.5所示陰影面積。假設(shè)發(fā)送“1”碼的概率為，發(fā)送“0”碼的概率為，則系統(tǒng)的總誤碼率為</p><p><b>　　（2.16）</b></p><p><b>　　當(dāng)，即等概時(shí)</b></p><p><

33、;b>　　（2.17）</b></p><p>　　也就是說，就是圖10中兩塊陰影面積之和的一半。不難看出，當(dāng)時(shí)，該陰影面積之和最小，即誤碼率最低。稱此使誤碼率獲最小值的門限為最佳門限。采用包絡(luò)檢波的接收系統(tǒng)，通常是工作在大信噪比的情況下，可以證明，這時(shí)的最佳門限，系統(tǒng)的誤碼率近似為</p><p><b>　?。?.18）</b></p>

34、;<p>　　式中，為包檢器輸入信噪比。由此可見，包絡(luò)解調(diào)2ASK系統(tǒng)的誤碼率隨輸入信噪比的增大，近似地按指數(shù)規(guī)律下降。 必需指出，式（2.18）是在等概、大信噪比、最佳門限下推導(dǎo)得出的，使用時(shí)應(yīng)注意適用條件。 </p><p>　　2.4.2 相干解調(diào)時(shí)2ASK的系統(tǒng)誤碼率 </p><p>　　2ASK信號(hào)的相干解調(diào)接收系統(tǒng)如圖3所示。圖中，接收帶通濾波器BPF的

35、輸出與包絡(luò)檢波時(shí)相同，為</p><p><b>　　(2.19）</b></p><p>　　取本地載波為，則乘法器輸出</p><p><b>　　(2.20)</b></p><p>　　將式（2.19）代入，并經(jīng)低通濾波器濾除高頻分量，在抽樣判決器輸入端得到</p><p

36、><b>　　（2.21）</b></p><p>　　為高斯噪聲，因此，無論是發(fā)送“1”還是“0”，瞬時(shí)值的一維概率密度、都是方差為的正態(tài)分布函數(shù)，只是前者均值為A，后者均值為0，即</p><p><b>　?。?.22）</b></p><p><b>　　（2.23）</b></p

37、><p>　　其曲線如圖2.6所示</p><p>　　圖2.6 同步檢測(cè)誤碼率的幾何表示</p><p>　　類似于包絡(luò)檢波時(shí)的分析，不難看出：若仍令判決門限電平為，則將“0”錯(cuò)判為“l(fā)”的概率及將“1”錯(cuò)判為“0”的概率分別為</p><p><b>　?。?.24）</b></p><p>&l

38、t;b>　?。?.25）</b></p><p>　　式中，、分別為圖2.6所示的陰影面積。假設(shè)，則系統(tǒng)的總誤碼率為</p><p><b>　　（2.26）</b></p><p>　　且不難看出，最佳門限。綜合式（2.21）~式（2.26），可以證明，這時(shí)系統(tǒng)誤碼率為</p><p><b&

39、gt;　?。?.27）</b></p><p>　　式中，為解調(diào)器輸入信噪比。當(dāng)時(shí)，上式近似為</p><p><b>　?。?.28）</b></p><p>　　上式表明，隨著輸入信噪比的增加，系統(tǒng)的誤碼率將更迅速地按指數(shù)規(guī)律下降。必須注意，式（2.27）的適用條件是等概、最佳門限；式（2.28）的適用條件是等概、大信噪比、最佳

40、門限。 比較式（2.28）和式（2.18）可以看出，在相同大信噪比情況下，2ASK信號(hào)相干解調(diào)時(shí)的誤碼率總是低于包絡(luò)檢波時(shí)的誤碼率，即相干解調(diào)2ASK系統(tǒng)的抗噪聲性能優(yōu)于非相干解調(diào)系統(tǒng)，但兩者相差并不太大。然而，包絡(luò)檢波解調(diào)不需要穩(wěn)定的本地相干載波，故在電路上要比相干解調(diào)簡(jiǎn)單的多。 另外，包絡(luò)檢波法存在門限效應(yīng)，相干檢測(cè)法無門限效應(yīng)。所以，一般而言，對(duì)2ASK系統(tǒng)，大信噪比條件下使用包絡(luò)檢測(cè)，即非相干解調(diào)，而小信噪比條件

41、下使用相干解調(diào)。</p><p>　　3 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模 </p><p>　　3.1 軟件平臺(tái)介紹</p><p>　　VHDL的英文全名是Very-High-SpeedIntegratedCircuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語

42、言【17】 。</p><p>　　CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件【18】，是從PAL和GAL器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言(VHDL)等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）

43、將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。</p><p>　　FPGA（Field－Programmable Gate Array）【19】，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 </p><p>　　19

44、93年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言

45、。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language。翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)

46、然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許</p><p>　　MAXPLUSII簡(jiǎn)介：</p><p><b>　　I</b></p><p>　　圖3.1 MAXPLUSII 軟件界面</p><p>　　MAXPLUSII的工作窗口如上圖所示

47、。在圖中左邊的Task 窗口中，顯示了當(dāng)前任務(wù)的一些屬性和可進(jìn)行的操作，包括STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS等。</p><p>　　新建VHDL文件、Block Diagram/Schematic File及Vetcor Waveform File，如圖3.2所示：</p><p>　　圖3.2新建仿真文件界面

48、</p><p>　　三種文件對(duì)應(yīng)的功能分別是：</p><p>　　VHDL文件：對(duì)要實(shí)現(xiàn)的邏輯控制功能進(jìn)行文本語言描述，并配合軟件生成相應(yīng)的邏輯功能塊。</p><p>　　Block文件：對(duì)由VHDL生成的邏輯功能模塊添加相應(yīng)的輸入輸出管腳。</p><p>　　Vector Waveform文件：對(duì)上一步的Block文件進(jìn)行波形時(shí)序仿

49、真驗(yàn)證結(jié)果。</p><p>　　3.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計(jì)</p><p>　　根據(jù)上述對(duì)ASK調(diào)制系統(tǒng)的原理的研究，結(jié)合VHDL硬件描述語言的特點(diǎn)，對(duì)ASK調(diào)制系統(tǒng)設(shè)計(jì)了以下模型如圖3.3：</p><p>　　圖3.3 ASK調(diào)制系統(tǒng)設(shè)計(jì)模型圖</p><p>　　此調(diào)制系統(tǒng)采用系統(tǒng)時(shí)鐘經(jīng)四分頻后作為調(diào)制信號(hào)載波，然后再與基

50、帶信號(hào)經(jīng)過一個(gè)與門（作用相當(dāng)于以基帶信號(hào)乘以載波），再經(jīng)過系統(tǒng)輸出得到調(diào)制信號(hào)。</p><p>　　對(duì)2ASK的解調(diào)系統(tǒng)設(shè)計(jì)了以下模型：</p><p>　　圖3.4 ASK解調(diào)系統(tǒng)設(shè)計(jì)模型圖</p><p>　　此解調(diào)系統(tǒng)采用內(nèi)部信號(hào)寄存輸入的已調(diào)信號(hào)，再利用對(duì)時(shí)鐘信號(hào)進(jìn)行十二分頻后的信號(hào)對(duì)寄存的信號(hào)脈沖進(jìn)行計(jì)數(shù)，最后判決每次寄存的脈沖數(shù)，當(dāng)脈沖數(shù)大于3時(shí)即判決

51、為1，反之則為0，輸出即為還原的基帶信號(hào)。通過對(duì)上述ASK的調(diào)制與解調(diào)原理分析以及對(duì)基于VHDL的ASK調(diào)制與解調(diào)模型的建立，編寫VHDL程序（見附錄）。</p><p>　　3.3 基于VHDL的ASK調(diào)制系統(tǒng)仿真與分析</p><p>　　1.新建ASK調(diào)制VHDL文件輸入VHDL代碼如圖3.5所示：</p><p>　　圖3.5 MAXPLUII中的VHDL代

52、碼 </p><p>　　2.生成ASK調(diào)制功能塊如圖3.6所示：</p><p>　　圖3.6 ASK調(diào)制功能原件圖</p><p>　　如上圖所示，生成的ASK調(diào)制模塊由三個(gè)輸入引腳和一個(gè)輸出引腳組成，其中</p><p>　　clk為時(shí)鐘輸入信號(hào),start為調(diào)制控制信號(hào),x為基帶信號(hào),y調(diào)制輸出信號(hào)。</p><p

53、>　　3. 連接芯片的輸入與輸出及時(shí)鐘信號(hào)和控制信號(hào)管腳，連接后如圖3.7所示：</p><p>　　圖3.7 連接外部輸入輸出管腳</p><p>　　4. 對(duì)第三步生成的原理圖進(jìn)行編譯和檢查后如圖3.8所示：</p><p>　　圖3.8 編譯檢查通過</p><p>　　5. 建立ASK調(diào)制功能模塊的波形仿真文件，將輸入輸出NOD

54、E加入文件后如圖3.9所示：</p><p>　　圖3.9 加入管腳后的波形仿真界面</p><p>　　6.將基帶信號(hào)輸入并加入時(shí)鐘信號(hào)，本次設(shè)計(jì)考慮到硬件條件的限制采用時(shí)鐘頻率為1MHz設(shè)置好以后如圖3.10所示：</p><p>　　圖3.10 設(shè)置時(shí)鐘周期</p><p>　　為了方便觀察分析仿真結(jié)果采用的輸入信號(hào)為：X:101010

55、0110;以此計(jì)算得出仿真結(jié)束時(shí)間為200us，設(shè)置仿真結(jié)束時(shí)間如圖3.11所示：</p><p>　　圖3.11 設(shè)置仿真結(jié)束時(shí)間</p><p>　　將仿真時(shí)間及輸入波形設(shè)置好以后如圖3.12所示：</p><p>　　圖3.12 設(shè)置好輸入波形及時(shí)鐘后的界面</p><p>　　7. 將波形文件進(jìn)仿真，仿真成功后的界面如圖3.13所示：

56、</p><p>　　圖3.13 仿真成功</p><p>　　仿真的結(jié)果如圖3.14所示：</p><p>　　圖3.14 仿真結(jié)果圖</p><p>　　圖3.15 部分結(jié)果圖放大</p><p>　　圖3.14中時(shí)鐘頻率為1MHz即時(shí)鐘周期為1us,經(jīng)四分頻后f的頻率為250KHz，周期變?yōu)樵瓉淼乃姆种?，輸入?/p>

57、基帶信號(hào)為1010100110，和分頻信號(hào)f相乘后輸出為調(diào)制信號(hào)y,由上圖可知道，每當(dāng)輸入的x為1時(shí)，y對(duì)應(yīng)為f的5個(gè)周期，x為0時(shí)y的輸出為0，圖中結(jié)果明顯和預(yù)期結(jié)果一致！從而實(shí)現(xiàn)了ASK的調(diào)制。</p><p>　　3.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析</p><p>　　1 新建ASK調(diào)制VHDL文件，輸入VHDL代碼并生成ASK解調(diào)功能模塊如圖3.16所示：</p&

58、gt;<p>　　圖3.16 ASK解調(diào)功能原件圖</p><p>　　2. 對(duì)生成的ASK解調(diào)功能模塊原件連接相應(yīng)的輸入輸出管腳，連接好以后如圖3.17所示：</p><p>　　圖3.17 連接輸入輸出管腳</p><p>　　3. 加入輸入信號(hào)并設(shè)置時(shí)鐘周期進(jìn)行仿真，仿真結(jié)果如圖3.18所示：</p><p>　　圖3.1

59、8 ASK解調(diào)仿真結(jié)果</p><p>　　圖3.19 ASK解調(diào)仿真結(jié)果圖部分放大</p><p>　　本部分的輸入信號(hào)為上一部分調(diào)制功能模塊的輸出信號(hào)即上圖所示的y信號(hào)，用內(nèi)部信號(hào)xx對(duì)輸入信號(hào)進(jìn)行信號(hào)采集與寄存，由于調(diào)制信號(hào)的頻率為250KHz，為了保證輸入信號(hào)不會(huì)漏掉故在每次時(shí)鐘信號(hào)上升沿的時(shí)候都對(duì)本部分的輸入信號(hào)進(jìn)行采集，而從上部分的調(diào)制信號(hào)分析可知當(dāng)輸入x為‘1’或‘0’時(shí)，對(duì)

60、應(yīng)的都是20個(gè)時(shí)鐘周期，因此本部分輸入信號(hào)采集周期也應(yīng)為20個(gè)時(shí)鐘周期。故設(shè)采集信號(hào)計(jì)數(shù)器q=19。由上面的結(jié)果圖分析可知，解調(diào)信號(hào)落后輸入信號(hào)約100us，即5個(gè)輸入信號(hào)周期，這是因?yàn)槊?0個(gè)時(shí)鐘周期都將計(jì)算輸入信號(hào)的脈沖數(shù)并存入內(nèi)部脈沖計(jì)數(shù)器m，當(dāng)m>=3的時(shí)候則判定解調(diào)信號(hào)輸出為‘1’，否則為‘0’。上圖中的解調(diào)信號(hào)為ｘｘ101010011x同輸入信號(hào)1010100110進(jìn)行對(duì)比可知解調(diào)信號(hào)和輸入信號(hào)x基本相同，本模塊仿真成

61、功。</p><p>　　3.5 ASK調(diào)制解調(diào)聯(lián)合對(duì)比</p><p>　　上述對(duì)ASK的調(diào)制與解調(diào)分別進(jìn)行了單獨(dú)的分析，符合預(yù)期，但分開的模塊不方便進(jìn)行直接的對(duì)比，故在此部分將對(duì)ASK的解調(diào)功能模塊與解調(diào)功能模塊進(jìn)行整合，對(duì)輸入信號(hào)x與調(diào)制信號(hào)y以及解調(diào)信號(hào)xout進(jìn)行直接對(duì)比。</p><p>　　1. ASK調(diào)制與解調(diào)模塊連接，將兩個(gè)模塊放入同一個(gè)BLOCK

62、文件，并將輸入輸出管腳進(jìn)行連接，將調(diào)制模塊輸出的調(diào)制信號(hào)連接至解調(diào)模塊并作為解調(diào)模塊的輸入信號(hào)。連接好以后如圖3.20所示：</p><p>　　圖3.20 調(diào)制與解調(diào)功能模塊連接</p><p>　　2. 生成調(diào)制解調(diào)雙功能模塊并連接輸入輸出管腳，連接好后如圖3.21所示：</p><p>　　圖3.21 調(diào)制與解調(diào)雙功能模塊管腳連接</p><

63、;p>　　3. 設(shè)置時(shí)鐘及輸入信號(hào)，為了便于同單獨(dú)的調(diào)制解調(diào)模塊進(jìn)行對(duì)比，本聯(lián)合模塊依然采用1MHz的時(shí)鐘頻率，且輸入信號(hào)x為1010100110，將以上都設(shè)置好以后進(jìn)行仿真，仿真結(jié)果如圖3.22所示：</p><p>　　圖3.22 聯(lián)合仿真結(jié)果</p><p>　　從上圖對(duì)比分析可知，輸入信號(hào)為1010100110,輸入信號(hào)周期為20us;調(diào)制信號(hào)為101010101000000

64、0000010101010100000000000101010101000000000001010101010101010101010100000000000，調(diào)制信號(hào)周周期為4us;解調(diào)信號(hào)為xx101010011x；將輸入信號(hào)與解調(diào)信號(hào)對(duì)比可知道兩者基本一致，故將調(diào)制解調(diào)模塊進(jìn)行聯(lián)合仿真是成功的，能夠準(zhǔn)確將輸入的基帶信號(hào)進(jìn)行ASK調(diào)制，并且將調(diào)制后的信號(hào)輸入解調(diào)模塊能成功地將基帶信號(hào)進(jìn)行還原，本模塊仿真成功。</p>

65、<p><b>　　3.6 本章總結(jié)</b></p><p>　　在本章主要介紹了基于VHDL的ASK調(diào)制與解調(diào)的系統(tǒng)建模，并在建模的基礎(chǔ)上進(jìn)行了相關(guān)功能的VHDL代碼的編寫；第二部分主要介紹了VDHL及CPLD的一些相關(guān)知識(shí)，以及本次研究工作的軟件平臺(tái)MAXPLUSII的一些相關(guān)操作；第三部分主要是對(duì)本次建立的系統(tǒng)模型，在MAXPLUSII平臺(tái)上進(jìn)行了相關(guān)的實(shí)現(xiàn)并進(jìn)行簡(jiǎn)單的仿真與

66、總結(jié)。</p><p>　　在對(duì)ASK調(diào)制模塊與解調(diào)模塊進(jìn)行單獨(dú)的分析后，將兩模塊連接起來進(jìn)行聯(lián)合仿真對(duì)比輸入信號(hào)與解調(diào)信號(hào)及解調(diào)還原的基帶信號(hào)。</p><p>　　4 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計(jì)與仿真</p><p>　　4.1 多進(jìn)制振幅調(diào)制</p><p>　　MASK，又稱多進(jìn)制數(shù)字調(diào)制法。在二進(jìn)制數(shù)字調(diào)制中每個(gè)符號(hào)只能表示

67、0和1(+1或-1)。但在許多實(shí)際的數(shù)字傳輸系統(tǒng)中卻往往采用多進(jìn)制的數(shù)字調(diào)制方式。與二進(jìn)制數(shù)字調(diào)制系統(tǒng)相比，多進(jìn)制數(shù)字調(diào)制系統(tǒng)具有如下兩個(gè)特點(diǎn)： 第一：在相同的信道碼源調(diào)制中，每個(gè)符號(hào)可以攜帶log2M比特信息，因此，當(dāng)信道頻帶受限時(shí)可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價(jià)是增加信號(hào)功率和實(shí)現(xiàn)上的復(fù)雜性。 第二，在相同的信息速率下，由于多進(jìn)制方式的信道傳輸速率可以比二進(jìn)制的低，因而多進(jìn)制信號(hào)碼源的持續(xù)時(shí)間要比二進(jìn)制的寬。

68、加寬碼元寬度，就會(huì)增加信號(hào)碼元的能量，也能減小由于信道特性引起的碼間干擾的影響等。近些年，采用高穩(wěn)定自動(dòng)增益，分集接收技術(shù)，自適應(yīng)均衡等一系列措施，使其也可在微波中繼線路中應(yīng)用【19】。</p><p>　　4.2 基于VHDL的MASK調(diào)制系統(tǒng)實(shí)現(xiàn)</p><p>　　1.對(duì)MASK調(diào)制系統(tǒng)進(jìn)行VHDL建模如圖4.1所示</p><p>　　圖4.1 MASK的V

69、HDL建模</p><p>　　系統(tǒng)的輸入端由時(shí)鐘信號(hào)clk，調(diào)制控制信號(hào)start以及基帶信號(hào);由時(shí)鐘信號(hào)經(jīng)8分頻完成對(duì)輸入信號(hào)的串并轉(zhuǎn)換，即將輸入的一路二進(jìn)制信號(hào)轉(zhuǎn)為4位并行信號(hào)，再將4位并行信號(hào)轉(zhuǎn)為8位DAC信號(hào)，最后再將時(shí)鐘信號(hào)經(jīng)過一個(gè)4分頻器與8位DAC數(shù)據(jù)進(jìn)行ASK的調(diào)制。最后將調(diào)制信號(hào)送給一個(gè)D/A轉(zhuǎn)換芯片，芯片輸出即為調(diào)制后的模擬信號(hào)。根據(jù)上述的VHDL建模，編寫VHDL仿真程序如下（見附錄）。

70、</p><p>　　2. 對(duì)輸入的VHDL代碼生成原件并連接相應(yīng)管腳如圖4.2所示：</p><p>　　圖4.2 MASK功能模塊連接好管腳</p><p>　　3.對(duì)模塊進(jìn)行波形仿真，仿真結(jié)果如圖4.3所示：</p><p>　　在圖4.3中，輸入信號(hào)為1011001010001010001000輸入信號(hào)周期為160ns,系統(tǒng)時(shí)鐘周期為

71、40ns，當(dāng)調(diào)制控制信號(hào)START為真時(shí)，系統(tǒng)開始進(jìn)行調(diào)制，時(shí)鐘上升沿時(shí)系統(tǒng)完成基帶信號(hào)的串并轉(zhuǎn)換，系統(tǒng)內(nèi)部信號(hào)寄存器XX對(duì)輸入的基帶信號(hào)進(jìn)行進(jìn)行四位并行數(shù)據(jù)到八位DAC數(shù)據(jù)的轉(zhuǎn)換，當(dāng)內(nèi)部記數(shù)器q=7時(shí)完成基帶信號(hào)的串并轉(zhuǎn)換，當(dāng)內(nèi)部記數(shù)器qq=1時(shí)完成并行碼到DAC數(shù)據(jù)的轉(zhuǎn)換，輸出y為系統(tǒng)時(shí)鐘qq分頻即四分頻。</p><p><b>　　5 總結(jié)</b></p><p&

72、gt;　　本文對(duì)基于VHDL的二進(jìn)制振幅（ASK）調(diào)制與解調(diào)做了一定的研究，由于軟硬件的要求，選取了CPLD結(jié)合VHDL在MAXPLUSII軟件平臺(tái)上進(jìn)行仿真研究以探究ASK的調(diào)制波形是否與預(yù)期相符。考慮到實(shí)際硬件的要求，對(duì)此次仿真所采用的時(shí)鐘周期為1us即時(shí)鐘頻率為1MHz，而仿真結(jié)果與預(yù)期相同，即在CPLD上實(shí)現(xiàn)ASK的調(diào)制功能是完全可行的。在對(duì)ASK的解調(diào)模塊設(shè)計(jì)時(shí)，考慮到結(jié)果的可對(duì)比性，對(duì)解調(diào)時(shí)鐘采用與調(diào)制信號(hào)相同的時(shí)鐘頻率，且

73、將調(diào)制部分輸出的調(diào)制信號(hào)作為解調(diào)部分的輸入信號(hào)，對(duì)此信號(hào)進(jìn)行解調(diào)，同時(shí)將解調(diào)信號(hào)與基帶信號(hào)進(jìn)行對(duì)比，以判斷解調(diào)模塊是否能按預(yù)期將基帶信號(hào)還原。仿真結(jié)果符合預(yù)期，本次設(shè)計(jì)的ASK調(diào)制與解調(diào)系統(tǒng)運(yùn)行穩(wěn)定，在CPLD/FPGA上實(shí)現(xiàn)ASK的解調(diào)也是完全可行的，本次對(duì)基于VHDL的ASK系統(tǒng)的調(diào)制與解調(diào)仿真獲得了比較滿意的成果。</p><p>　　在獲得上述成功的前提下，對(duì)基于MASK的調(diào)制與解調(diào)又做了簡(jiǎn)單的研究，對(duì)M

74、ASK進(jìn)行VHDL建模，并對(duì)其進(jìn)行VHDL描述，且對(duì)生成的功能模塊進(jìn)行仿真獲得的結(jié)果與基本理論符合，仿真獲得成功。</p><p><b>　　附 錄</b></p><p>　　1 ASK調(diào)制VHDL程序 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_ar

75、ith.all;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity PL_ASK is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘

76、</p><p>　　start :in std_logic; --開始調(diào)制信號(hào)</p><p>　　x :in std_logic; --基帶信號(hào)</p><p>　　y :out std_logic); --調(diào)制信號(hào)</p><p>　　end PL_ASK;&l

77、t;/p><p>　　architecture behav of PL_ASK is</p><p>　　signal q:integer range 0 to 3; --分頻計(jì)數(shù)器</p><p>　　signal f :std_logic; --載波信號(hào)</p><p><b>　　b

78、egin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then </p><p>　　if start='0' then q<=0;&l

79、t;/p><p>　　elsif q<=1 then f<='1';q<=q+1; --改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比</p><p>　　elsif q=3 then f<='0';q<=0; --改變q后面數(shù)字的大小，就可以改變載波信號(hào)的頻率</p><p>　　else f&l

80、t;='0';q<=q+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　y<=x and f; --對(duì)基帶碼

81、進(jìn)行調(diào)制</p><p>　　end behav;</p><p>　　2 ASK解調(diào)VHDL程序 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_1164.all;</p&

82、gt;<p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity P_ASK is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘</p><p>　　start :in std_logic; --同步信號(hào)</p

83、><p>　　x :in std_logic; --調(diào)制信號(hào)</p><p>　　y :out std_logic); --基帶信號(hào)</p><p>　　end PL_ASK2;</p><p>　　architecture behav of PL_ASK2 is</p><

84、p>　　signal q:integer range 0 to 10; --計(jì)數(shù)器</p><p>　　signal xx:std_logic; --寄存x信號(hào)</p><p>　　signal m:integer range 0 to 5; --計(jì)xx的脈沖數(shù)</p><p><b>　　b

85、egin</b></p><p>　　process(clk) --對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻，</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then xx<=x; --clk上升沿時(shí)，把x

86、信號(hào)賦給中間信號(hào)xx</p><p>　　if start='0' then q<=0; --if語句完成q的循環(huán)計(jì)數(shù)</p><p>　　elsif q=11 then q<=0;</p><p>　　else q<=q+1;</p><p><b>　　end if;<

87、/b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(xx,q) --此進(jìn)程完成ASK解調(diào)</p><p><b>　　begin </b></p>&l

88、t;p>　　if q=11 then m<=0; --m計(jì)數(shù)器清零</p><p>　　elsif q=10 then </p><p>　　if m<=3 then y<='0'; --if語句通過對(duì)m大小，來判決y輸出的電平</p><p>　　els

89、e y<='1';</p><p><b>　　end if;</b></p><p>　　elsif xx'event and xx='1'then m<=m+1; --計(jì)xx信號(hào)的脈沖個(gè)數(shù)</p><p><b>　　end if;</b></p>&

90、lt;p>　　end process;</p><p>　　end behav;</p><p>　　3 MASK調(diào)制VHDL程序 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_log

91、ic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity PL_MASK is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘</p><p>　　start :in

92、std_logic; --開始調(diào)制信號(hào)</p><p>　　x :in std_logic; --基帶信號(hào)</p><p>　　y :out std_logic_vector(7 downto 0)); --8位DAC數(shù)據(jù)</p><p>　　end PL_MASK;&

93、lt;/p><p>　　architecture behav of PL_MASK is</p><p>　　signal q:integer range 0 to 7; --計(jì)數(shù)器</p><p>　　signal qq:integer range 0 to 3; --計(jì)數(shù)器</p>

94、<p>　　signal xx:std_logic_vector(3 downto 0); --并行數(shù)據(jù)寄存器</p><p>　　signal yy:std_logic_vector(7 downto 0); --8位DAC數(shù)據(jù)寄存器</p><p><b>　　begin</b></p><p>

95、;　　process(clk) --此進(jìn)程完成基帶信號(hào)的串并轉(zhuǎn)換，完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)的譯碼</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then </p><p>　　if start='0' then q<=0

96、;</p><p>　　elsif q=0 then q<=1;xx(3)<=x; </p><p>　　if xx(3)='1' then yy<=xx&"1111"; --if語句完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)轉(zhuǎn)換</p><p>　　elsif xx(2)='1' th

97、en yy<=xx&"1011";</p><p>　　elsif xx(1)='1' then yy<=xx&"0111";</p><p>　　elsif xx(0)='1' then yy<=xx&"0011";</p><p>

98、;　　else yy<=xx&"0000";</p><p><b>　　end if;</b></p><p>　　elsif q=2 then q<=3;xx(2)<=x;</p><p>　　elsif q=4 then q<=5;xx(1)<=x;</p><

99、p>　　elsif q=6 then q<=7;xx(0)<=x; </p><p>　　else q<=q+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</

100、p><p>　　process(clk) --對(duì)8位DAC數(shù)據(jù)進(jìn)行ASK調(diào)制</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　if start

101、='0' then qq<=0;</p><p>　　elsif qq<2 then qq<=qq+1;y<="00000000";</p><p>　　elsif qq=2 then qq<=3;y<=yy;</p><p>　　else qq<=0;</p><p

102、><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behav;</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1

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