畢業(yè)設(shè)計----fpga的數(shù)字鐘設(shè)計

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文檔簡介

1、　　緒　論　　1.1.1 FPGA的概述及特點　　FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路

2、的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。　　特點有采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯

3、片； FPGA可做其它全定制或半定制ASIC電路的中試樣片；FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳；FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一；FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的

4、RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。　?。?1.2　VHDL的概述及特點　　VHDL（Very High

5、Speed Integrated Circuit Hardware Description Language）即超高速集成電路硬件描述語言，在基于CPLD/FPGA和ASIC的數(shù)字系統(tǒng)設(shè)計中有著廣泛的應用。VHDL語言誕生于1983年，1987年被美國國防部和IEEE確定為標準的硬件描述語言。自從IEEE發(fā)布了VHDL的第一個標準版本IEEE 1076-1987后，各大EDA公司都先后推出了自己的支持VHDL的EDA工具。VHDL在電子

6、設(shè)計行業(yè)得到了廣泛的認同。此后IEEE又先后發(fā)布了IEEE 1076-1993和IEEE 1076-2000版本。 　　VHDL是硬件設(shè)計人員的一種描述工具，硬件設(shè)計本身還是要人來完成的。VHDL被設(shè)計出來的目的是為了硬件設(shè)計，具有硬件的性質(zhì)。它用于描述電路系統(tǒng)的結(jié)構(gòu)，接口，行為和功能，除了它具有的硬件特征的語句外，它的語言形式和描述風格，以及句法與一般的計算機高級語言相當類似，然而它又與軟件語

7、言具有完全不同的性質(zhì)。結(jié)構(gòu)簡單明了，各部分負責的硬件描述明確，能避開硬件具體的器件結(jié)構(gòu)，用強大的行為描述能力對電路從邏輯上進行描述和設(shè)計；可以看出，VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計實現(xiàn)的目標器件是什么；設(shè)計者的責任是把硬件的結(jié)構(gòu)和功能完整詳細地描述出來；此外，用VHDL設(shè)計的系統(tǒng)的功能可行性能夠在早期就檢驗出來，這主要是因為隨時可以對設(shè)計進行仿真；以上特點決定了VHDL擁有的另一個很重要的

8、優(yōu)勢：代碼的再利用功能。這一點很適合目前急速發(fā)展的市場需求。　　1.2 MAX+plus II開發(fā)環(huán)境應用簡介　　1 、原理圖輸入（Graphic Editor）　　MAX+PLUSII軟件具有圖形輸入能力,用戶可以方便的使用圖形編輯器輸入電路圖,圖中的元器件可以調(diào)用元件庫中元器件,除調(diào)用庫中的元件以外,還可以

9、調(diào)用該軟件中的符號功能形成的功能塊.圖形編輯器窗口見圖（13）。　　2、硬件描述語言輸入（Text Editor）　　MAX+PLUSII軟件中有一個集成的文本編輯器,該編輯器支持VHDL,AHDL和Verilog硬件描述語言的輸入,同時還有一個語言模板使輸入程序語言更加方便,該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)，文本編輯器窗口見圖（1

10、4）。　?。场⒉ㄐ尉庉嬈?Ｗaveform Editor)　　在進行邏輯電路的行為仿真時，需要在所設(shè)計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。波形編輯器窗口如圖（15）所示。使用時只要將欲輸入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時

11、間段為高電平，只需選擇按鈕 ”1”。　　還可以使用輸入的波形(*.WDF文件)經(jīng)過編譯生成邏輯功能塊，相當于已知一個芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個問題，設(shè)計出一個輸入和輸出波形相同CPLD電路。　?。?、管腳（底層）編輯窗口(Floorplan Editor)　　該窗口用于將已設(shè)計

12、好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳,通過鼠標的拖拉，方便的定義管腳的功能。管腳（底層）編輯窗口見圖（16）。　　5、設(shè)計規(guī)則檢查　　選取Compile\Processing\Design Doctor菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設(shè)計文件，以保證設(shè)計的可靠性。一旦選擇該菜

13、單，在編譯窗口將顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。見圖（17）。 　　6、編程文件的產(chǎn)生　　編譯器中的裝配程序(Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件：　　EPROM配置文件（*.POF）例如,MAX7000Ｓ系列<

14、/p>　　SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM　　JEDEC文件(*.JED)　　十六進制文件(*.HEX)　　文本文件(*.TTF)　　串行BIT流文件(*.SBF)

15、;　　7、仿真　　當設(shè)計文件被編譯好,并在波形編輯器中將輸入波形編輯完畢后,就可以進行行為仿真了,通過仿真可以檢驗設(shè)計的邏輯關(guān)系是否準確.　　8、分析時間(Analyze Timing)　　該功能可以分析各個信號到輸出端的時間延遲,可以給出延遲矩陣和最高工作頻率.見圖（18）

16、和圖（19）。　　2 電子鐘的概述　　2.1 設(shè)計原理　　數(shù)字鐘電路的基本結(jié)構(gòu)由兩個60進制計數(shù)器和一個24進制計數(shù)器組成，分別對秒、分、小時進行計時，當計時到23時59分59秒時，再來一個計數(shù)脈沖，則計數(shù)器清零，重新開始計時。秒計數(shù)器

17、的計數(shù)時鐘CLK為1Hz的標準信號，可以由晶振產(chǎn)生的24 MHz信號通過分頻得到。當數(shù)字鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號時、分、秒的計時結(jié)果通過6個數(shù)碼管來動態(tài)顯示。數(shù)字鐘除了能夠正常計時外，還應能夠?qū)r間進行調(diào)整。因此，通過模式選擇信號MOD1、MOD2控制數(shù)字鐘的工作狀態(tài)，即控制數(shù)字鐘，使其分別工作于正常計時，調(diào)整分、時和設(shè)定分、時5個狀態(tài)。當數(shù)字鐘

18、處于計時狀態(tài)時，3個計數(shù)器允許計數(shù)，且秒、分、時計數(shù)器的計數(shù)時鐘信號分別為CLK,秒的進位, 分的進位;當數(shù)字鐘處于調(diào)整時間狀態(tài)時，被調(diào)的分或時會一秒一秒地增加；當數(shù)字鐘處于定時狀態(tài)時，可以設(shè)定小時和分；當計時到所設(shè)定的時刻時，speak將會被賦予1KHz的脈沖信號用于驅(qū)動揚聲器.　　電子鐘的外形圖如下:　　圖1 電子鐘的外形圖

19、　　2.1 整體設(shè)計框圖如下　　2.2 數(shù)字鐘在FPGA芯片中的頂層原理圖如下　　圖3 數(shù)字鐘在FPGA芯片中的頂層原理圖　　3各模塊設(shè)計　　3.1 外部按鍵</p&g

20、t;　　Reset鍵: 該鍵為系統(tǒng)復位按鍵，按此鍵可以進行時間的復位。如：時間顯示為23：09：18，則按此鍵后時間顯示了00：00：00；　　alarm鍵：該鍵為鬧鐘設(shè)定按鍵，按此鍵可以進行鬧鐘的任意時間設(shè)置；　　stop鍵：該鍵為時間定時設(shè)定按鍵，用此鍵可以完成時間的定時功能；　　ok鍵

21、：該鍵作為任何設(shè)定動作的確認鍵，如當需要調(diào)整時間時，調(diào)整好需要的時間后，按ok鍵即可確認所調(diào)的時間；　　調(diào)秒鍵、調(diào)分鍵、調(diào)時鍵，六個七段數(shù)碼管。　　3.2 晶振電路模塊　　振蕩器是數(shù)字鐘的核心。振蕩器的穩(wěn)定度及頻率的精確度決定了數(shù)字鐘計時的準確程度，通常選用石英晶體構(gòu)成振蕩器電路。一般來說，振蕩器的頻率越高，計時

22、精度越高。電子手表集成電路中的晶體振蕩器電路，取晶振的頻率為32768Hz，　　圖4 晶振電路　　3.3 分頻器模塊　　為了得到秒脈沖信號，需要經(jīng)過一個分頻電路，主要有2個部分，一個是產(chǎn)生1HZ的計數(shù)頻率，一個是產(chǎn)生128HZ的顯示掃描頻率，其引腳說明如下</p&

23、gt;　　圖6 分頻器模塊引腳說明圖　　其程序如下：　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all

24、;　　use ieee.std_logic_arith.all;　　entity d32768 is　　port( clk: in std_logic; --from system clock(32hz)　　f128hz: out std_logic;

25、　　f1hz: out std_logic); -- lhz output signal 　　end ; 　　architecture arch of d32768 is --input: clk , output: flhz　　signal cou

26、nt1 : integer range 0 to 255; 　　signal count2 : integer range 0 to 127; 　　signal f128: std_logic;　　begin -- process for dividing by 1M<p&g

27、t;　　process(clk) 　　begin　　if rising_edge(clk) then count1 <= count1 + 1;　　if count1=255 then f128<='0'; count1 <= 0;<

28、/p>　　elsif count1=122 then f128<='1'; 　　end if;　　end if; 　　end process;

29、;　　f128hz <= f128;　　process(f128 ) 　　begin　　if rising_edge(f128) then count2 <= count2 + 1;　　if count2=127 then

30、 f1hz<='0'; count2 <= 0;　　elsif count2=63 then f1hz <='1'; 　　end if;　　end if; &

31、lt;p>　　end process; 　　end ;　　clk：為頻率輸入端　　f128hz: out std_logic：為譯碼掃描輸入128 HZ的頻率　　f1hz: out std_logic) 為計數(shù)器模塊輸入1HZ

32、的頻率　　3.4 正常計數(shù)器模塊　　電子鐘計時模塊主要是用來實現(xiàn)內(nèi)部定時計數(shù)功能。計時模塊的輸入信號包括內(nèi)部計時時鐘信號clk0,輸出信號就是計時信息,包括小時十位信號hr10、小時個位信號hr、分十位信號min10、分個位信號min、秒十位信號sec10、秒個位信號sec。實現(xiàn)計數(shù)器模塊的原理圖如下：　　圖7

33、計數(shù)器模塊的原理圖　　1. 秒計數(shù)：秒計數(shù)，在頻率為1HZ的時鐘下以60次為循環(huán)計數(shù)，并產(chǎn)生進位信號影響分計數(shù)；　　2. 分計數(shù)：分計數(shù)，在秒進位信號為高電平時，計數(shù)一次，同樣以60次為一個循環(huán)計數(shù)，同時產(chǎn)生分進位信號影響時計數(shù)；　　3 .時計數(shù)：時計數(shù)，在分進位信號為高電平時，計數(shù)一次，以24次為一個循環(huán)

34、計數(shù)count60（秒計數(shù)和分計數(shù)）源程序如下　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;&l

35、t;/p>　　entity count60 is　　port( carry: in std_logic;--from 1hz input clock or the　　--full index of second/minute　　rst: in std_logic;--initializ

36、ation　　times: out integer range 0 to 59;　　full: out std_logic); -- carry_out signal　　end count60;　　architecture arch of count60 is --i

37、nput:rst,carry　　--output:times,full　　signal time : integer range 0 to 59;　　begin　　-- process for 60 seconds counting&

38、lt;/p>　　process (rst,carry)　　begin　　if rst='1' then time <= 0; full<='0';　　elsif rising_edge(carry)

39、then　　if time=59 then time<=0; --over 60　　full<='1'; --carry_out signal　　else time<= time + 1; --keep counting　　ful

40、l<='0';　　end if;　　end if;　　end process;　　times<=time; end arch;<

41、p>　　port輸入時鐘信號和進位信號；　　times: 時間輸出從0到59　　full：計數(shù)產(chǎn)生進位　　Count24（時計數(shù)）源程序如下：　　library ieee; 　　use ieee.std_logic_116

42、4.all; 　　use ieee.std_logic_unsigned.all; 　　use ieee.std_logic_arith.all; 　　entity count24 is　　port( carry: in std_logic; --from 1hz in

43、put clock or 　　--the full_index of second/minute　　rst: in std_logic; --initialization　　times: out integer range 0 to 23;　　full: out std

44、_logic); -- carry_out signal 　　end count24; 　　architecture arch of count24 is --input:rst,carry　　--output:times,full　　signal time :

45、integer range 0 to 23;　　begin --process for 60 seconds counting　　process (rst,carry)　　begin　　if rst='1' the

46、n time <= 0; full<='0';　　elsif rising_edge(carry) then　　if time=23 then time<=0; --over 24　　full<='1'; --carry_out signal<

47、/p>　　else time<= time + 1; --keep counting　　full<='0';　　end if; end if;　　end process;　　times <= tim

48、e; end arch;　　port輸入時鐘信號和進位信號；　　times: 時間輸出從0到23　　full：計數(shù)產(chǎn)生進位　　3.5 定時器模塊　　在此模塊中，先利用stop_watc

49、h組件設(shè)定定時器的計時時間，并執(zhí)行計時動作，取得計時終止指針，然后由計時終止指針標示出計時終止狀態(tài)led_stop =’1’。其模塊如下圖所示。　　圖 8 定時器模塊圖　　定時器模塊的源程序如下:　　library ieee; 　　use ieee.std_logic_1

50、164.all; 　　use ieee.std_logic_arith.all; 　　use ieee.std_logic_unsigned.all;　　---input and output pins declaraction 　　entity stop_watch i

51、s　　port(rst,hz1: in std_logic;--system clock 1hz　　stop: in std_logic; --keep pushing to declare stop setting　　--stop：時器設(shè)定動作按鍵 <p&

52、gt;　　-- ok：任何設(shè)定動作的確認? 　　ok: in std_logic;--keep pushing to declare stop setting　　sec_tune: in std_logic;--pushing button to tune seconds　　min_tune

53、: in std_logic;--pushing button to tune minutes　　hour_tune: in std_logic;--pushing button to tune hours　　stop_sec,stop_min: out integer range 0 to 59;　　stop_

54、hour: out integer range 0 to 23;　　index: out std_logic;　　disp: out std_logic); 　　end stop_watch; 　　architecture arch of stop_watch is<

55、;/p>　　signal a_sec,a_min: integer range 0 to 59;　　signal a_hour: integer range 0 to 23;　　begin　　process(stop,ok,hz1) </p&

56、gt;　　begin 　　if rst='1' then index<='0'; disp<='0';　　elsif rising_edge(hz1) then　　if stop='1&

57、#39; and ok='0' then -- setting　　if sec_tune='1' then　　if a_sec=59 then a_sec<=0;　　else a_sec<=a_sec + 1;<b&

58、gt;　　end if;　　end if;　　if min_tune='1' then　　if a_min=59 then a_min<=0;　　else a_min<=a_min +

59、 1;　　end if;　　end if;　　if hour_tune='1' then　　if a_hour=23 then a_hour<=0;

60、　　else a_hour<=a_hour + 1;　　end if;　　end if;　　disp <= '1';　　elsif stop = &#

61、39;1' and ok = '1' then --down counting　　if a_sec = 0 then　　if a_min = 0 then　　if a_hour=0 then index<='1' ;　　di

62、sp<='0';　　else a_hour<=a_hour - 1;　　a_min<=59;　　a_sec<=59;　　end if;　　else a_

63、min<=a_min - 1;　　a_sec<=59;　　end if;　　else a_sec <= a_sec - 1;　　index <= '0';

64、;　　disp <= '1' ;　　end if;　　else disp<='0';　　end if;　　end if;</b&

65、gt;　　end process;　　stop_sec <= a_sec;　　stop_min <= a_min;　　stop_hour <= a_hour; 　　end arch;</b

66、>　　stop：時器設(shè)定動作按鍵 　　ok：任何設(shè)定動作的確認　　stop_sec,stop_min:秒、分計時終了的指針；　　stop_hour: 小時計時終了的指針；　　index:定時器計時終

67、了指針;　　disp:輸出標準邏輯。　　3.6 鬧鐘設(shè)定模塊　　為了設(shè)定鬧鐘，我們設(shè)計了一個目標時間調(diào)整程序。以1Hz的顯示速率來調(diào)整時分秒的顯示，可以適應視覺要求。將alarm的指撥開關(guān)轉(zhuǎn)成on時，6個數(shù)字即顯示00：00：00，以等待輸入。當持續(xù)按住調(diào)秒鍵sec_tune時，秒針將從0持續(xù)增加至59后，再返

68、回O，任何時刻松開按鍵即顯示當時的值。調(diào)分鍵與調(diào)時鍵的動作原理相同，此時ok指撥開關(guān)仍在off狀態(tài)。　　圖9 鬧鐘設(shè)定與時間對比功能模塊引腳說明圖　　鬧鐘設(shè)定模塊的源程序如下:　　library ieee;　　use ieee.std_logic_1164.all;&l

69、t;/p>　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity alarm_set is --設(shè)定鬧鐘表時間隔 　　port( rst,hz1: in std_logic;--sys

70、tem clock 1hz　　alarm, ok: in std_logic; --keep pushing to declare alarm set　　-- alarm：鬧鐘設(shè)定按鍵信號；ok：任何設(shè)定動作的確認鍵； 　　sec_tune: in std_logic; -

71、- keep pushing to declare second tuning　　min_tune: in std_logic; -- keep pushing to declare minute tuning　　hour_tune: in std_logic; --keep pushing to declare hour tuning</p&g

72、t;　　sec,min: out integer range 0 to 59;　　hour: out integer range 0 to 23); 　　end;　　--define the signal_structure and _flow of t

73、he device 　　architecture arch of alarm_set is　　signal sec_tmp,min_tmp: integer range 0 to 59;　　signal hour_tmp: integer range 0 to 23; &

74、lt;b>　　begin　　tuning:process(rst,hz1,alarm, ok)　　begin　　if rst='1' then sec_tmp<=0; min_tmp<=0; hour_tmp<=0

75、;　　elsif rising_edge(hz1) then　　if alarm='1' and ok='0' then　　if sec_tune='1' then　　if sec_tmp=59 then sec_tmp

76、<=0;　　else sec_tmp<=sec_tmp + 1;　　end if; 　　end if;　　if min_tune='1' then

77、;　　if min_tmp=59 then min_tmp<=0;　　else min_tmp<=min_tmp + 1;　　end if;　　end if;

78、if hour_tune='1' then　　if hour_tmp=23 then hour_tmp<=0;　　else hour_tmp<=hour_tmp +1;　　end if;

79、　end if;　　else　　null;　　end if;　　end if;

80、　　end process tuning;　　sec<=sec_tmp;　　min<=min_tmp;　　hour<=hour_tmp; 　　end arch;<p&

81、gt;　　reset：系統(tǒng)內(nèi)部重置信號；　　reset為復位信號　　clock：由外接信號發(fā)生器提供1Hz的系統(tǒng)時鐘信號；　　alarm：鬧鐘設(shè)定按鍵信號；　　stop：定時器設(shè)定動作按鍵：　　ok：任何設(shè)定動作的確認鍵；

82、　　sec_tune：秒數(shù)調(diào)整的按鍵信號；　　min_tune：分數(shù)調(diào)整的按鍵信號；　　hour__tune：時數(shù)調(diào)整的按鍵信號。　　3.7 數(shù)據(jù)選擇模塊　　通常6個時分秒數(shù)字所顯示的是正常的計數(shù)時鐘，但

83、在鬧鐘與定時器時間設(shè)定過程中，必須顯示正在設(shè)定的鬧鈴時間或定時器計時時間。另外，在定時器計時過程中，為了觀察進行時間，必須顯示正在計時的剩余時間。最后利用組件將輸出時間由整數(shù)形式轉(zhuǎn)換成BCD形式。其模塊引腳說明如圖10所示：　　圖10 數(shù)據(jù)選擇模塊引腳說明圖　　數(shù)據(jù)選擇模塊程序如下　　library ieee;

84、　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity coji is　　po

85、rt( n_sec,n_min: in integer range 0 to 59;　　n_hour: in integer range 0 to 23;　　s_sec, s_min: integer range 0 to 59;　　s_hour: in intege

86、r range 0 to 23;　　stop_index, stop_disp : in std_logic;　　second, minute : out integer range 0 to 59;　　a_sec,a_min: in integer range 0 to 59;&l

87、t;p>　　a_hour: in integer range 0 to 23;　　rst: in std_logic;--power reset to initialize　　clk: in std_logic;--system clock 1024hz　　alarm: in std_log

88、ic;--dip switch for alarm setting　　ok: in std_logic; --push button to confirrn any setting operation　　hourr : out integer range 0 to 23;　　led_alarm: out s

89、td_logic; 　　led_stop: out std_logic);　　end;　　architecture arch of coji is　　signal alarm_index : std_logic;

90、　　signal alarm_disp : std_logic;　　begin　　p1:process(rst,stop_index)　　begin　　if rst='

91、1' then led_stop<='0';　　elsif rising_edge(stop_index) then　　led_stop<='1';　　end if;　　end

92、process p1;　　p2:process(alarm,ok)　　begin　　if rst='1' then alarm_index <= '0';　　elsif alarm='1&

93、#39; and ok='1' then　　if (a_sec = n_sec and a_min = n_min and a_hour=n_hour)　　then alarm_index <= '1';　　else alarm_index <= '0'

94、;　　end if;　　end if;　　alarm_disp <= (alarm and not ok) and not alarm_index;　　end process p2;<

95、/p>　　p3: process(rst,alarm_index)　　begin　　if rst='1' then led_alarm <= '0';　　elsif rising_edge(alarm_inde

96、x) then　　led_alarm <= '1';　　end if;　　end process p3; 　　p4: process(clk, stop_disp,alarm_disp)

97、　　begin　　if rising_edge(clk) then　　if stop_disp='1' then second <= s_sec; minute <= s_min; hourr <= s_hour;　　els

98、if alarm_disp='1' then second <= a_sec; minute <= a_min; hourr <= a_hour;　　else second <= n_sec; minute <= n_min; hourr <= n_hour;　　end if; </p&g

99、t;　　end if; 　　end process p4;　　end;　　out std_logic_vector(6 downto 0);--分與秒4個數(shù)字多路掃描輸出,可顯示在七段顯示器中

100、　　p1,p2,p3,p4:out std_logic;--分與秒4個數(shù)字多路掃描電源激活輸出 seg2:out std_logic_vector(6 downto 0);--時的2個數(shù)字多路掃描輸出,可顯示在七段顯示器中　　3.8 譯碼掃描輸出模塊　　譯碼由時，分，秒的譯碼所組成，掃描輸出由分秒掃描輸出電路和時掃描輸

101、出電路組成。為了節(jié)省IC的輸出引腳及耗電量，可以將4組數(shù)字輸出或2組數(shù)字輸出作為多路輸出，故所需引腳數(shù)由28降至7個，14降至7個；另外使用四合一型七段顯示器與視覺暫留效應可降低顯示耗電量3／4。首先將6個數(shù)字通過 bin21ed組件由BCD碼轉(zhuǎn)換成七段顯示器碼，然后分別將分秒的4個數(shù)字通過scan4組件掃描輸出，而將小時數(shù)的2個數(shù)字通過scan2組件掃描輸出，最后完成整個電子鐘的功能。其電路原理圖如下圖所示：&

102、lt;p>　　圖11 譯碼掃描輸出模塊原理圖　　3.8.1分秒譯碼顯示的引腳說明圖及程序　　分秒譯碼顯示源程序如下:　　library ieee; 　　use ieee.std_logic_1164.all; 　　use i

103、eee.std_logic_arith.all; 　　use ieee.std_logic_unsigned.all;　　entity i60bcd is　　port (interg : in integer range 0 to 59;--interger number

104、　　ten : out std_logic_vector (3 downto 0); --decimal bit　　one : out std_logic_vector (3 downto 0)); --ndividual bit 　　end i60bcd; 　　architecture arch of

105、i60bcd is　　begin　　process (interg)　　begin　　case interg is　　when 0|10|20|30|40

106、|50 => one<="0000";　　when 1|11|21|31|41|51 => one<="0001";　　when 2|12|22|32|42|52 => one<="0010";　　when 3|13|

107、23|33|43|53 => one<="0011";　　when 4|14|24|34|44|54 => one<="0100";　　when 5|15|25|35|45|55 => one<="0101";　　wh

108、en 6|16|26|36|46|56 => one<="0110";　　when 7|17|27|37|47|57 => one<="0111";　　when 8|18|28|38|48|58 => one<="1000";<p

109、>　　when 9|19|29|39|49|59 => one<="1001";　　when others => one<="1110";　　end case;　　case interg is</p&

110、gt;　　when 0|1|2|3|4|5|6|7|8|9 => ten<="0000";　　when 10|11|12|13|14|15|16|17|18|19 => ten<="0001";　　when 20|21|22|23|24|25|26|27|28|29 =

111、> ten<="0010";　　when 30|31|32|33|34|35|36|37|38|39 => ten<="0011";　　when 40|41|42|43|44|45|46|47|48|49 => ten<="0100";

112、　　when 50|51|52|53|54|55|56|57|58|59 => ten<="0101";　　when others => ten<="1110";　　end case;　　end

113、 process; 　　end arch;　　interg：規(guī)定集成輸出范圍信號。　　輸出端口說明：　　ten、one：十位、個位輸出。　　3.8.2 時

114、鐘譯碼顯示的引腳說明圖及程序　　時鐘譯碼顯示源程序如下　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_arith.all; 　　use ieee

115、.std_logic_unsigned.all; 　　entity i24bcd is　　port (interg : in integer range 0 to 23;--interger number　　ten : out std_logic_vector(3 downto 0) ;--decimal bi

116、t　　one : out std_logic_vector(3 downto 0) );--individual bit 　　end i24bcd;　　architecture arch of i24bcd is　　begin<

117、/p>　　process(interg)　　begin　　case interg is　　when 0|10|20 => one <="0000";　　when 1|11|2

118、1 => one<="0001";　　when 2|12|22 => one<="0010";　　when 3|13|23 => one <="0011";　　when 4|14 => one<="

119、;0100";　　when 5|15 => one<="0101";　　when 6|16 => one<="0110";　　when 7|17 => one<="0111";<

120、p>　　when 8|18 => one<="1000";　　when 9|19 => one<="1001";　　when others => one <= "1110";　　end cas

121、e;　　case interg is　　when 0|1|2|3|4|5|6|7|8|9 => ten<="0000";　　when 10|11|12|13|14|15|16|17|18|19 => ten<="0001";<

122、;/p>　　when 20|21|22|23 => ten<="0010";　　when others => ten <= "1110" ;　　end case;　　end pro

123、cess;　　end arch;　　interg：規(guī)定集成輸出范圍信號。　　輸出端口說明：　　ten、one：十位、個位輸出　　3.8.3 譯碼顯示的的

124、引腳說明圖及程序　　譯碼顯示的源程序如下:　　library ieee; 　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all; 　　use ieee.s

125、td_logic_arith.all; 　　entity bin21ed is 　　port (bin : in std_logic_vector(3 downto 0); --internal binary number　　led : out std_logic_vector(6 downto 0) );-

126、-7_segments led display　　end bin21ed; 　　architecture arch of bin21ed is 　　begin -- segment encoding　　with bin select<p&

127、gt;　　led <= "1111001" when "0001",--1　　"0100100" when "0010" , --2　　"0110000" when "0011" ,--3<

128、;p>　　"0011001" when "0100" ,--4　　"0010010" when "0101",--5　　"0000010" when "0110", -- 6

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