畢業(yè)論文_基于vhdl的卷積碼器的設(shè)計(jì)

1、<p>　　石家莊郵電職業(yè)技術(shù)學(xué)院</p><p><b>　　畢業(yè)論文</b></p><p>　　基于VHDL的卷積碼編碼器的設(shè)計(jì)</p><p>　　2006 屆 電信工程 系</p><p>　　專業(yè) 通信技術(shù) <

2、;/p><p>　　班級(jí) 通信技術(shù)1班 </p><p>　　學(xué)號(hào) 50601113 </p><p>　　姓名 王洋 </p><p>　　指導(dǎo)教師 李輝

3、 </p><p>　　完成日期 2010年12月20日 </p><p>　　石家莊郵電職業(yè)技術(shù)學(xué)院</p><p><b>　　畢業(yè)論文任務(wù)書</b></p><p>　　石家莊郵電職業(yè)技術(shù)學(xué)院</p><p><b>　　畢業(yè)論文評(píng)

4、定書</b></p><p><b>　　摘 要</b></p><p>　　本設(shè)計(jì)首先介紹了卷積碼研究的背景和意義并展現(xiàn)了國(guó)內(nèi)的現(xiàn)狀；其次介紹了VHDL語(yǔ)言的發(fā)展和特點(diǎn)及其仿真環(huán)境，然后對(duì)卷積碼編碼的基本概念和基本原理以及卷積碼編碼器進(jìn)行了詳細(xì)的介紹。最后利用VHDL語(yǔ)言在MAX+PLUS II環(huán)境下，給出了卷積碼編碼設(shè)計(jì)程序并繪制了仿真波形圖。在

5、程序設(shè)計(jì)上采用了一些宏定義等處理方法,可以提升運(yùn)算速度,是一種軟件方法的前向糾錯(cuò)編碼技術(shù)。</p><p>　　文章首先對(duì)卷積碼的概述及演進(jìn)過(guò)程進(jìn)行了簡(jiǎn)單介紹，接著對(duì)卷積碼編碼設(shè)計(jì)程序繪制出了仿真波形圖。并對(duì)未來(lái)無(wú)線通信技術(shù)的發(fā)展趨勢(shì)做了預(yù)測(cè)與分析。</p><p><b>　　目 錄</b></p><p><b>　　第1章　緒

6、論1</b></p><p>　　1.1　論文選題背景1</p><p>　　第2章  VHDL語(yǔ)言概述1</p><p>　　2.1  什么是VHDL語(yǔ)言1</p><p>　　2.2  VHDL語(yǔ)言的特點(diǎn)2</p><p>　　2.3應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)

7、點(diǎn)2</p><p>　　第3章 卷積碼的概述3</p><p>　　3.1卷積碼的狀態(tài)圖3</p><p>　　3．2卷積碼的編碼的基本原理3</p><p>　　第4章  基于VHDL的卷積編譯碼器的設(shè)計(jì)4</p><p><b>　　4.1  引言4</b>

8、</p><p>　　4.2編碼器設(shè)計(jì)以及仿真圖5</p><p>　　第5章 結(jié)論與前景分析7</p><p><b>　　參考文獻(xiàn)9</b></p><p><b>　　致謝9</b></p><p><b>　　第1章　緒論</b>&l

9、t;/p><p>　　1.1　論文選題背景</p><p>　　現(xiàn)代數(shù)字通信有兩個(gè)基本的理論基礎(chǔ),即信息論和糾錯(cuò)編碼理論,它們幾乎是同時(shí)在第二次世界大戰(zhàn)結(jié)束后不久誕生的。前者首先由Shannon以他的不朽名著“通信的數(shù)學(xué)理論”為標(biāo)志建立起來(lái)的,而后者則以Hamming的經(jīng)典著作“糾錯(cuò)和檢錯(cuò)編碼”為代表。Shannon信息論主要討論信息的度量,以及對(duì)于信息表示和信息傳輸?shù)幕鞠拗?。信道編碼定理告

10、訴我們,只要信息傳輸速率小于信道容量,則信息傳輸可以以任何小的錯(cuò)誤概率進(jìn)行。但是,Shannon信息論并沒(méi)有告訴我們?nèi)绾稳?shí)現(xiàn)這一點(diǎn)。Hanmming提出的糾錯(cuò)編碼理論正是為了解決這個(gè)問(wèn)題。</p><p>　　科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。在政治、軍事、經(jīng)濟(jì)等各個(gè)領(lǐng)域，信息的重要性不言而喻，有關(guān)信息理論的研究正越來(lái)越受到重視。20世紀(jì)50年代信息論在學(xué)術(shù)界引起了巨大的反響。20世紀(jì)60年代信道

11、編碼技術(shù)有了較大進(jìn)展，成為信息論的又一重要分支。信道編碼技術(shù)把代數(shù)方法引入到糾錯(cuò)碼的研究，使分組碼技術(shù)的發(fā)展到了高峰，找到了大量可糾正多個(gè)錯(cuò)誤的碼，而且提出了可實(shí)現(xiàn)的譯碼方法。20世紀(jì)70年代卷積碼和概率譯碼有了重大突破，提出了序列譯碼和Viterbi譯碼方法，并被美國(guó)衛(wèi)星通信系統(tǒng)采用。信道編碼器的作用是在信源編碼器輸出的代碼組上有目的地增加一些監(jiān)督碼元，使之具有檢錯(cuò)或糾錯(cuò)能力。信道譯碼器具有檢錯(cuò)或糾錯(cuò)的功能，它能將落在其檢錯(cuò)或糾錯(cuò)范圍

12、內(nèi)的錯(cuò)傳碼元檢測(cè)出來(lái)并加以糾正 ，以提高傳輸消息的可靠性。1955年埃里斯(Elias)最早提出的卷積碼使信道編碼既簡(jiǎn)單又具有高性能。1967年維特比(Viterbi)提出了最大似然譯碼，它對(duì)存儲(chǔ)器級(jí)數(shù)較小的卷積碼的譯碼很容易實(shí)現(xiàn)，人們后來(lái)稱它為維特比算法或維特比譯碼，并被廣泛地應(yīng)用于現(xiàn)代科技中。</p><p>　　第2章  VHDL語(yǔ)言概述</p><p>　　2.1

13、60;什么是VHDL語(yǔ)言         </p><p>　　VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的

14、標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)

15、標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。</p><p>　　2.2  VHDL語(yǔ)言的特點(diǎn)</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分

16、類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。</p><

17、p>　　應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)</p><p>　?。?）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （3）VH

18、DL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （4）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。<

19、;/p><p>　　第3章 卷積碼的概述</p><p>　　3.1卷積碼的狀態(tài)圖</p><p>　　將編碼器寄存器中的內(nèi)容組合（x（n-1）、x（n-2））定義為編碼器狀態(tài)。以所舉的例子(2，1，2)為例，則該編碼器的狀態(tài)有四種：00，10，01和11，下面分別用a，b，c，d來(lái)代替 。編碼器在每一個(gè)時(shí)鐘沿打入一個(gè)輸入信息x（n），因此圖示寄存器組合內(nèi)容就變?yōu)椋▁

20、（n），x（n-1））即狀態(tài)發(fā)生了轉(zhuǎn)移，并同時(shí)輸出G0（n）、G1（n）。由此我們可以將圖所示編碼過(guò)程用右圖所示的狀態(tài)圖表示。 </p><p>　　3．2卷積碼的編碼的基本原理</p><p>　　卷積碼的編碼器是由一個(gè)有k個(gè)輸入端、n個(gè)輸出端、m節(jié)移位寄存器

21、所構(gòu)成的有限狀態(tài)的有記憶系統(tǒng)，通常稱它為時(shí)序網(wǎng)絡(luò)。描述這類時(shí)序網(wǎng)絡(luò)的方法很多，大致可分為兩大類型：解析表示法與圖形表示法。解析法又可分為離散卷積法、生成矩陣法、碼多項(xiàng)式法等；描述卷積碼編譯碼的過(guò)程，可以用不同的描述方法，如矩陣法、碼樹(shù)法、狀態(tài)圖法和籬狀圖法等。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。例如，在代數(shù)譯碼時(shí)，用矩陣法對(duì)譯碼原理的敘述和理解較方便。而借助樹(shù)碼和網(wǎng)格圖能更為清晰地分析和了解概率譯碼的過(guò)程和碼的性能。

22、類似(n,k)線性分組碼，卷積碼也用生成矩陣和監(jiān)督矩陣來(lái)描述[2]。</p><p>　　卷積碼編碼器在一段時(shí)間內(nèi)輸出的n位碼，不僅與本段時(shí)間內(nèi)的k位信息位有關(guān)，而且還與前面m段規(guī)定時(shí)間內(nèi)的信息位有關(guān)，這里的m＝N-1通常用（n，k，m）表示卷積碼（注意：有些文獻(xiàn)中也用（n，k，N）來(lái)表示卷積碼）。圖8-8就是一個(gè)卷積碼的編碼器，該卷積碼的n = 2，k = 1，m = 2，因此，它的約束長(zhǎng)度nN = n

23、15;(m+1) = 2×3 = 6。 圖3-1 卷積碼編碼器</p><p>　　在圖8-8中，與為移位寄存器，它們的起始狀態(tài)均為零。、與、、之間的關(guān)系如下：      </p><p>　　假如輸入的信息為D = [1101

24、0]，為了使信息D全部通過(guò)移位寄存器，還必須在信息位后面加3個(gè)零。表3-2列出了對(duì)信息D進(jìn)行卷積編碼時(shí)的狀態(tài)。 </p><p>　　表3-2 進(jìn)行卷積碼時(shí)的狀態(tài)</p><p>　　第4章  基于VHDL的卷積編譯碼器的設(shè)計(jì)        </p><p><

25、;b>　　4.1  引言</b></p><p>　　目前，VHDL 語(yǔ)言已成為EDA 領(lǐng)域首選的硬件設(shè)計(jì)語(yǔ)言，越來(lái)越多的數(shù)字系統(tǒng)設(shè)計(jì)使用VHDL 語(yǔ)言來(lái)完成。原因是通過(guò)VHDL 描述的硬件系統(tǒng)“軟核”便于存檔，程序模塊的移植和ASIC 設(shè)計(jì)源程序的交付更為方便。因此，他在IP核的應(yīng)用等方面擔(dān)任著不可或缺的角色。在某擴(kuò)頻通信系統(tǒng)中，我們使用VHDL 語(yǔ)言設(shè)計(jì)了(2,1,6)卷積碼編解碼

26、器，并經(jīng)過(guò)了在FPGA 芯片上的驗(yàn)證實(shí)驗(yàn)。數(shù)字信息在有噪信道中傳輸時(shí)，會(huì)受到噪聲干擾的影響，誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo)，在合理設(shè)計(jì)基帶信號(hào)，選擇調(diào)制，解調(diào)方式，并采用頻域均衡或時(shí)域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯(cuò)控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。卷積碼和分組碼是差錯(cuò)控制編碼的兩種主要形式，在編碼器復(fù)雜度相同的情況下，卷積碼的性能優(yōu)于分組碼，因此卷積碼幾乎被應(yīng)用在所有無(wú)線通信的標(biāo)準(zhǔn)之中，如：G

27、SM，IS-95和CDMA2000的標(biāo)準(zhǔn)中。</p><p>　　4.2編碼器設(shè)計(jì)以及仿真圖</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY bianma IS</p><p>　　PORT(datian:

28、IN STD_LOGIC;</p><p>　　clk,clr:IN STD_LOGIC;               </p><p>　　dataout : OUT STD_LOGIC); </p><p>　　END bi

29、anma; </p><p>　　ARCHITECTURE behave OF bianma IS</p><p>　　COMPONENT cff2                  </p><p&g

30、t;　　PORT ( d,clk,clr:IN STD_LOGIC; </p><p>　　q : BUFFER STD_LOGIC ) ; </p><p>　　END COMPONENT; </p><p>　　COMPONENT xort4           

31、             </p><p>　　PORT ( a,b,c,d : IN STD_LOGIC ; </p><p>　　q : OUT STD_LOGIC ) ; </p><p>　　END COMPONENT ; <

32、;/p><p>　　COMPONENT Shift6                    </p><p>　　PORT ( a : IN STD_LOGIC ; </p><p>

33、;　　clk,clr : IN STD_LOGIC ; </p><p>　　bl , b2 , b3 , b4 : OUT STD_LOGIC ) ; </p><p>　　END COMPONENT ; </p><p>　　COMPONENT           

34、;        </p><p>　　PORT ( a , b : IN STD_LOGIC ; </p><p>　　s : IN STD_LOGIC ; </p><p>　　y : OUT STD_LOGIC ) ; </p><p>　　END COMP

35、ONENT ; </p><p>　　SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC ; </p><p><b>　　BEGIN </b></p><p>　　cffxl : Shift6 PORT MAP ( a , clk , clr , dl , d2, d3 , d4 ) ;</p>

36、;<p>　　cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) ; </p><p>　　cffx3 : switch21 PORT MAP ( a , t , clk , q ) ; </p><p>　　END behave ; </p><p>　　LIBRARY IEEE;</p>

37、<p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY shift6 IS</p><p>　　PORT(a,clk:IN STD_LOGIC;</p><p>　　b1,b2,b3,b4:OUT STD_LOGIC);</p><p>　　END shift6;</p>

38、<p>　　ARCHITECTURE gen-shift6 OF shift6 IS</p><p>　　COMPONTENT dff</p><p>　　PORT(d,clk:IN STD_LOGIC;</p><p>　　q1,q2,q3,q4:OUT STD_LOGIC);</p><p>　　END COMPONTENT;

39、</p><p>　　SIGNAL z : STD_LOGIC_VECTOR(0to4);</p><p><b>　　BEGIN</b></p><p><b>　　z(0)<=a;</b></p><p>　　g1:FOR i IN 0 TO 5 GENERATE</p>&

40、lt;p>　　dffx:dff PORT MAP(z(i),clk,z(i+1);</p><p>　　END GENERATE;</p><p><b>　　b<=z(6);</b></p><p>　　END gen_shift6;</p><p>　　LIBRARY IEEE;</p>&

41、lt;p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY xort4 IS</p><p>　　PORT(d1,d2,d3.d4:IN STD_LOGIC;</p><p>　　t:OUT STD_LOGIC);</p><p>　　END xort4;</p><p&

42、gt;　　ARCHITECTURE xort4_1 OF xort4 IS</p><p><b>　　BEGIN</b></p><p>　　t<=d1XORd2XORd3XORd4;</p><p>　　END xort4_1;</p><p>　　LIBRARY IEEE;</p><p&

43、gt;　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY switch21 IS</p><p>　　PORT(a,t,clk:IN STD_LOGIC;</p><p>　　q:OUT STD_LOGIC);</p><p>　　END switch21;</p><p>

44、　　卷積編碼器VHDL仿真波形如圖4-5所示。仿真前設(shè)置輸入信息序列datain=“1111”，速率為32bit/s，對(duì)應(yīng)時(shí)鐘為31.25μs。仿真結(jié)果表明，卷積編碼輸出dataout=“11111010010000000001”，相應(yīng)速率為64bit/s，與理論分析結(jié)果一致。</p><p>　　圖4-5 卷積編碼器仿真波形</p><p>　　第5章 結(jié)論與前景分析 </p&

45、gt;<p>　　科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。在政治、軍事、經(jīng)濟(jì)等各個(gè)領(lǐng)域，信息的重要性不言而喻，有關(guān)卷積碼的研究將越來(lái)越受到重視。</p><p>　　在編寫程序的過(guò)程中，我深入學(xué)習(xí)了VHDL語(yǔ)言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過(guò)程與步驟，并能用VHDL語(yǔ)言進(jìn)行編程及仿真，結(jié)合VHDL語(yǔ)言，充分了解到卷積碼編譯碼器的原理和應(yīng)用。經(jīng)過(guò)三個(gè)多月的設(shè)計(jì)和開(kāi)發(fā)，用VHDL語(yǔ)言實(shí)現(xiàn)卷積

46、碼編譯碼的實(shí)現(xiàn)程序基本已經(jīng)完成。其序運(yùn)行情況基本達(dá)到了最初目的，達(dá)到了規(guī)定的要求。但是由于畢業(yè)設(shè)計(jì)時(shí)間較短，所以該設(shè)計(jì)還有許多不盡如人意的地方，而且此次編寫的程序只是針對(duì)實(shí)例編寫的，還不能推廣到其它題目中。因此，在具體應(yīng)用中，還需要進(jìn)一步改進(jìn)，還有待進(jìn)一步改善與擴(kuò)展。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 朱根方．一種卷積碼維特比譯

47、碼算法的實(shí)現(xiàn)．通信與廣播電視，2005年第2期. </p><p>　　[2] 王新梅等. 糾錯(cuò)碼-原理與方法（修訂版）．西安：西安電子科技出版社，2001</p><p>　　[3] 徐秉錚等（譯）.差錯(cuò)控制碼的理論和實(shí)踐．華南理工大學(xué)出版社，1990</p><p>　　[4] 吳偉陵．信息處理與編碼．北京：人民郵電出版社，2003</p><

48、;p>　　[5] 李斗．信息論與編碼理論．北京：電子工業(yè)出版社，2004</p><p>　　[6] 周蔭清．信息理論基礎(chǔ)． 北京：北京航空航天大學(xué)出版社，1993</p><p>　　[7] 陳懷琛，吳大正．VHDL語(yǔ)言及在電子信息課程中的應(yīng)用．北京：電子工業(yè)出版社，2005</p><p>　　[8] 鐘麟，王峰．VHDL語(yǔ)言仿真技術(shù)與應(yīng)用教程．北京：國(guó)防

49、工業(yè)出版社，2004</p><p>　　[9] 曹志剛，錢亞生.現(xiàn)代通信原理．北京：清華大學(xué)出版社，2000</p><p><b>　　致謝</b></p><p>　　在論文即將完成之際，敲下“致謝”兩個(gè)字，心中無(wú)限感慨?；仨^(guò)去，在寫作過(guò)程中，需要感謝的人太多，實(shí)在是無(wú)法用語(yǔ)言和文字能夠表達(dá)的。經(jīng)過(guò)二個(gè)月的忙碌和工作，本次畢業(yè)論文已經(jīng)接

50、近尾聲，作為一個(gè)初次做畢業(yè)論文的我，由于經(jīng)驗(yàn)和知識(shí)的匱乏，難免有許多考慮不周全的地方，如果沒(méi)有李輝導(dǎo)師的督促指導(dǎo)，這次的畢業(yè)論文將會(huì)面臨更大的艱難。</p><p>　　本文從選題的確定，論文的寫作、修改到最后定稿得到了我的指導(dǎo)老師李輝的悉心指導(dǎo)。特別是她多次詢問(wèn)寫作進(jìn)程，并為我們指點(diǎn)迷津，幫助我開(kāi)拓思路，精心點(diǎn)撥，熱忱鼓勵(lì)。她嚴(yán)肅的教學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)深深地感染和激勵(lì)著我。這些都將成為寶