基于vhdl的幀同步系統(tǒng)的設(shè)計(jì)【畢業(yè)論文】

1、<p><b>　　本科畢業(yè)設(shè)計(jì)</b></p><p><b>　?。?0 屆）</b></p><p>　　基于VHDL的幀同步系統(tǒng)的設(shè)計(jì)</p><p>　　所在學(xué)院 </p><p>　　專(zhuān)業(yè)班級(jí) 通信工程

2、 </p><p>　　學(xué)生姓名 學(xué)號(hào) </p><p>　　指導(dǎo)教師 職稱 </p><p>　　完成日期 年 月 </p><p><b>　　摘 要</b>&

3、lt;/p><p>　　隨著科學(xué)的發(fā)展，通信技術(shù)日趨完善，數(shù)字通信系統(tǒng)越來(lái)越多的被人們所使用?？垢蓴_能力強(qiáng)，傳輸準(zhǔn)確率高等特點(diǎn)是數(shù)字通信逐漸取代模擬通信的重要原因。由于人們對(duì)各種通信業(yè)務(wù)的需求迅速增加，數(shù)字通信正向著小型化、智能化、高速大容量的方向迅速發(fā)展。</p><p>　　FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、C

4、PLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。</p><p>　　本次畢業(yè)設(shè)計(jì)是基于可編程器件的幀同步。在具體的實(shí)現(xiàn)過(guò)程中，運(yùn)用了Quartus II 的軟件平臺(tái)，使用了VHDL 編程語(yǔ)言。 </p><p>　　關(guān)鍵詞： 時(shí)分復(fù)用； FPGA； Quartus

5、 II； VHDL 語(yǔ)言。</p><p><b>　　Abstract</b></p><p>　　With the development of science, communications relay has been improved, digital communication system more and more used by people. St

6、rong anti-jamming capability, transmission accuracy higher characteristic is digital communication gradually replace analog communications important reasons. Because people various communications business demand is incre

7、asing rapidly, digital communication is toward miniaturization, intelligent, high-speed high-capacity direction develop rapidly. </p><p>　　The FPGA (Programmable Gate Field - Array), namely Field Programmabl

8、e gates Array, it is in such GAL PAL and Programmable devices, CPLD further development on the basis of the product. It is special integrated circuits (as in the field of ASIC) with a half but appear, custom circuit is s

9、ettled customization, and overcome lack of the circuit in original programmable device gate number limited shortcomings. </p><p>　　In the design, we use the Quartus II software as the compile platform, and u

10、se VHDL language to design circuit function. </p><p>　　Keywords： Multiplex； FPGA； Quartus II； VHDL language。</p><p><b>　　目 錄</b></p><p><b>　　第一章 概述1</b><

11、;/p><p>　　第二章 EDA技術(shù)介紹2</p><p>　　2.1 FPGA簡(jiǎn)介2</p><p>　　2.2 FPGA編程流程2</p><p>　　2.3 VHDL語(yǔ)言簡(jiǎn)介5</p><p>　　2.4 VHDL語(yǔ)言的優(yōu)點(diǎn)5</p><p>　　2.5 QuatusII介紹7&

12、lt;/p><p>　　第三章 同步原理9</p><p><b>　　3.1同步方法9</b></p><p>　　3.2巴克碼產(chǎn)生原理10</p><p>　　3.3復(fù)接方式和幀結(jié)構(gòu)12</p><p>　　3.4 E1幀成型原理15</p><p>　　第四章

13、方案設(shè)計(jì)17</p><p>　　第五章 軟件設(shè)計(jì)19</p><p>　　第六章 仿真分析25</p><p><b>　　結(jié)束語(yǔ)28</b></p><p>　　致謝錯(cuò)誤!未定義書(shū)簽。</p><p><b>　　參考文獻(xiàn)29</b></p>&

14、lt;p><b>　　附錄一30</b></p><p><b>　　第一章 概述</b></p><p>　　在數(shù)字通信中，同步技術(shù)是非常關(guān)鍵的技術(shù)。基本同步技術(shù)包括位（碼元）同步，字（碼組）同步，載波同步，幀同步（群同步）等。PCM30/32系統(tǒng)共分為32個(gè)路時(shí)隙，其中30個(gè)路時(shí)隙分別用來(lái)傳送30路話音信號(hào)，一個(gè)路時(shí)隙用來(lái)傳送幀同步

15、碼，另一個(gè)路時(shí)隙用來(lái)傳送信令碼。PCM30/32系統(tǒng)在發(fā)送端按照某一波特率編排成一定的幀結(jié)構(gòu)形成同步數(shù)據(jù)流，然后送入信道傳送，在接收端從信道恢復(fù)出來(lái)的同步數(shù)據(jù)流，則需要進(jìn)一步解調(diào)才能提取有用的信息。對(duì)于接收端的數(shù)據(jù)解調(diào)，首先要從同步數(shù)據(jù)流中提取同步信息，然后提取幀同步信息，而幀同步提取性能的好壞直接影響整個(gè)數(shù)據(jù)的解調(diào)質(zhì)量，甚至影響整個(gè)通信系統(tǒng)的性能。因此，幀同步技術(shù)在數(shù)字通信中有著巨大的作用[1]。</p><p&g

16、t;　　編程有VHDL語(yǔ)言來(lái)完成。VHDL能夠描述硬件電路的結(jié)構(gòu)、行為與功能。雖然其硬件的相關(guān)語(yǔ)法與形式類(lèi)似于一般程序語(yǔ)言，但是涉及許多與硬件關(guān)聯(lián)的語(yǔ)法結(jié)構(gòu)。VHDL設(shè)計(jì)的層次性，即自上而下的結(jié)構(gòu)設(shè)計(jì)方法適合大型設(shè)計(jì)工程的分工合作。VHDL還是一種實(shí)現(xiàn)技術(shù)相獨(dú)立的語(yǔ)言，既不束縛于某一特定的模擬程序或者數(shù)字裝置上，也不把設(shè)計(jì)方法強(qiáng)加于設(shè)計(jì)者，它允許設(shè)計(jì)者在其使用范圍內(nèi)選擇工藝和方法。</p><p>　　此次論文先

17、設(shè)計(jì)一個(gè)TDM30/32路系統(tǒng)E1幀結(jié)構(gòu)信號(hào)。我將根據(jù)時(shí)分復(fù)用(TDMA)的原理，用 QuartusII軟件作為平臺(tái)設(shè)計(jì)出信號(hào)源，即隨機(jī)序列；設(shè)計(jì)不同分頻器以產(chǎn)生不同信號(hào)時(shí)鐘，即利用已知頻率的晶體振蕩器分頻得到所需的頻率；</p><p>　　論文第二章介紹了EDA介紹，了解設(shè)計(jì)中需要用到的各種軟件工具，對(duì)EDA技術(shù)有了全面的了解。第三章介紹了同步技術(shù)的原理，重點(diǎn)介紹幀同步技術(shù)，初步了解幀同步技術(shù)的相關(guān)內(nèi)容。第四

18、章介紹了此次論文的方案設(shè)計(jì)，繪制原理圖。第五章通過(guò)原理圖編寫(xiě)出相應(yīng)的代碼。第六章運(yùn)用QuartusII軟件進(jìn)行仿真，驗(yàn)證代碼是否正確。</p><p>　　第二章 EDA技術(shù)介紹</p><p>　　2.1 FPGA簡(jiǎn)介</p><p>　　FPGA(Field Programmable Gate Array)全稱現(xiàn)場(chǎng)可編程門(mén)陣列，是1984年由美國(guó)Xilinx

19、公司發(fā)明的基于SRAM 工藝以查找表（LUT）為基本單元的新型可編程邏輯器件（PLD）。它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。</p><p>　　FPGA 可由用戶自定義其內(nèi)部的邏輯和功能，同時(shí)又能夠進(jìn)行無(wú)限次的重新配置，加上PC 機(jī)上CAD 輔助設(shè)計(jì)軟

20、件和強(qiáng)大的仿真工具，使得電子設(shè)計(jì)工程師在辦公室或?qū)嶒?yàn)室中就可以設(shè)計(jì)自己的ASIC 器件，實(shí)現(xiàn)用戶規(guī)定的各種專(zhuān)門(mén)用途，極大的增加了電子系統(tǒng)設(shè)計(jì)的靈活性。目前，F(xiàn)PGA 廣泛應(yīng)用于通信、移動(dòng)設(shè)備、航空航天、自動(dòng)控制等領(lǐng)域，并有向計(jì)算密集型應(yīng)用發(fā)展的趨勢(shì)。</p><p>　　2.2 FPGA編程流程</p><p>　　FPGA設(shè)計(jì)分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿

21、真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖2.1所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。</p><p><b>　　1 設(shè)計(jì)輸入 </b></p><p>　　設(shè)計(jì)輸入是設(shè)計(jì)者將所要設(shè)計(jì)的電路以開(kāi)發(fā)軟件要求的某種形式表達(dá)出來(lái)，并輸入到計(jì)算機(jī)中的過(guò)程。設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言VHDL、狀態(tài)圖與原理圖輸入三種方式。VHDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的最好形式，除IEE

22、E標(biāo)準(zhǔn)中VHDL與Verilog HDL兩種形式外，還有各自FPGA廠家推出的專(zhuān)用語(yǔ)言，如Quartus下的VHDL。VHDL語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如Synopsys公司的FPGA Compiler II或FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入對(duì)于用戶來(lái)說(shuō)很直觀，它在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外

23、，在Altera公司Quartus軟件環(huán)境下，可以使用Momory Editor對(duì)內(nèi)部memory進(jìn)行直接編輯置入數(shù)據(jù)。常用方式是以VHDL語(yǔ)言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。 </p><p><b>　　2 設(shè)計(jì)綜合 </b></p><p>　　綜合是進(jìn)行可編程邏輯器件設(shè)計(jì)的一個(gè)很重要的步驟，它就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，

24、如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。也就是說(shuō)，被綜合的文件是VHDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的方案與綜合器的工作性能有關(guān)。</p

25、><p><b>　　3 仿真驗(yàn)證 </b></p><p>　　從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作狀況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序

26、參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是最接近真實(shí)器件運(yùn)行的仿真。 </p><p><b>　　4 設(shè)計(jì)實(shí)現(xiàn) </b></p><p>　　實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通常可分為如下五個(gè)步驟。 </p><p

27、>　?。?）轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。 </p><p>　?。?）映射：將網(wǎng)表中邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過(guò)程。 </p><p>　?。?）布局與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一

28、般的受力方向張弛等來(lái)完成；布線是指利用自動(dòng)布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。 </p><p>　　（4）時(shí)序提?。寒a(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。 </p><p>　?。?）

29、配置：產(chǎn)生FPGA配置時(shí)的需要的位流文件。在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。</p><p><b>　　5 時(shí)序分析 </b></p><p>　　在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布

30、線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。從某種程序來(lái)講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè)FPGA設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通中性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。雖

31、然Xilinx與Altera在FPGA開(kāi)發(fā)套件上擁有時(shí)序分析工具，但在擁有第三方專(zhuān)門(mén)時(shí)序分析工具的情況下，僅利用FPGA廠家設(shè)計(jì)工具進(jìn)行布局布線，而使用第三方的專(zhuān)門(mén)時(shí)序分析工具進(jìn)行時(shí)序分析，一般FPGA廠商在其設(shè)計(jì)環(huán)境下皆有與第三方時(shí)序分析工具的接口。Synopsys公司的PrimeTime是一個(gè)很好的時(shí)序分析工具，利用它可以達(dá)到更好的效果。將綜合后的網(wǎng)表文件保存為db格式，可在PrimeTime環(huán)境下打開(kāi)。利用此軟件查看關(guān)鍵路徑或設(shè)計(jì)

32、者感興趣的通路的時(shí)序，并對(duì)其進(jìn)行分析，再次對(duì)原來(lái)的設(shè)</p><p>　　2.3 VHDL語(yǔ)言簡(jiǎn)介</p><p>　　VHDL是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptions Language的縮寫(xiě)，即高速集成電路的硬件描述語(yǔ)言。VHDL能夠描述硬件電路的結(jié)構(gòu)、行為與功能。雖然其硬件的相關(guān)語(yǔ)法與形式類(lèi)似于一般程

33、序語(yǔ)言，但是涉及許多與硬件關(guān)聯(lián)的語(yǔ)法結(jié)構(gòu)。VHDL設(shè)計(jì)的層次性，即自上而下的結(jié)構(gòu)設(shè)計(jì)方法適合大型設(shè)計(jì)工程的分工合作。VHDL還是一種實(shí)現(xiàn)技術(shù)相獨(dú)立的語(yǔ)言，既不束縛于某一特定的模擬程序或者數(shù)字裝置上，也不把設(shè)計(jì)方法強(qiáng)加于設(shè)計(jì)者，它允許設(shè)計(jì)者在其使用范圍內(nèi)選擇工藝和方法。</p><p>　　2.4 VHDL語(yǔ)言的優(yōu)點(diǎn)</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。

34、除了含有許多具有硬件特點(diǎn)的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)很多：</p><p>　　（1）與其他硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它是系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。</p><p>　?。?）VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)，因此VHDL語(yǔ)言既是一種硬件電路描述和設(shè)計(jì)語(yǔ)言，也是一種標(biāo)

35、準(zhǔn)的網(wǎng)表格式，還是一種仿真語(yǔ)言，具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)。</p><p>　　（3）VHDL的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)和分解已有設(shè)計(jì)的再利用功能，滿足了大規(guī)模系統(tǒng)設(shè)計(jì)要由多人開(kāi)發(fā)組共同并行工作來(lái)實(shí)現(xiàn)的市場(chǎng)需要。</p><p>　?。?）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地將VHDL描述轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表，生成一個(gè)更高效

36、、更高速的電路系統(tǒng)。</p><p>　?。?）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。</p><p>　?。?）由于VHDL具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類(lèi)屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。</p><p>　　ED

37、A工具層出不窮，目前進(jìn)入我國(guó)并具有廣泛影響的EDA軟件有：EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim、QuatusII等等。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)以可以進(jìn)行PCB自動(dòng)布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。下面按主要功能或主要應(yīng)用場(chǎng)合

38、，分為電路設(shè)計(jì)與仿真工具、PCB設(shè)計(jì)軟件、IC設(shè)計(jì)軟件、PLD設(shè)計(jì)工具及其它EDA軟件。下面我們簡(jiǎn)單介紹QuatusII軟件。</p><p>　　2.5 QuatusII介紹</p><p>　　QuatusII軟件是Altera公司最新版本的EDA開(kāi)發(fā)軟件，支持APEX系列、Cyclone系列、Stratix系列和Excalibur系列等新型系列器件的開(kāi)發(fā)，含有工作組計(jì)算、集成邏輯分析

39、儀、EDA工具集成，多過(guò)程支持，增強(qiáng)重編譯和IP集成等特性，支持百萬(wàn)門(mén)級(jí)的設(shè)計(jì)、支持高速I(mǎi)/O設(shè)計(jì)，具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。QuatusII開(kāi)發(fā)軟件為可編程片上系統(tǒng)（SOPC）設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。</p><p>　　基于QuatusII進(jìn)行EDA設(shè)計(jì)開(kāi)發(fā)的流程如圖2.2，包括以下步驟：</p><p>　　圖2.2 QuatusII設(shè)計(jì)開(kāi)發(fā)流程</p>

40、<p>　　（1）設(shè)計(jì)輸入：包括原理圖輸入、HDL文本輸入、EDIF網(wǎng)表輸入及波形輸入等幾種方式。</p><p>　　（2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析、仿真和編程使用。</p><p>　?。?）仿真：包括功能

41、仿真、時(shí)序仿真和定時(shí)分析，可以利用軟件的仿真功能來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能和時(shí)序關(guān)系是否正確。</p><p>　　（4）編程與驗(yàn)證：用得到的編程文件通過(guò)編程電纜配置PLD，加入實(shí)際激勵(lì)，進(jìn)行在線測(cè)試。</p><p>　　在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過(guò)程[3] [4] [5]。</p><p><b>

42、　　第三章 同步原理</b></p><p>　　在一個(gè)數(shù)字通信系統(tǒng)中包含多種同步，有載波同步，位同步，群同步，網(wǎng)同步等。</p><p>　　載波同步的方法可以分為兩大類(lèi)。第一類(lèi)是在發(fā)送端的發(fā)送信號(hào)中插入一個(gè)專(zhuān)門(mén)的導(dǎo)頻用于載波同步。導(dǎo)頻是一個(gè)或幾個(gè)特定頻率的未經(jīng)調(diào)制的正弦波。在接收端提取出導(dǎo)頻，利用此導(dǎo)頻的頻率和相位來(lái)決定本地產(chǎn)生的載波頻率和相位。第二類(lèi)是在接收端設(shè)法從有用信

43、號(hào)中直接提取出載波，而不需要傳送專(zhuān)門(mén)的導(dǎo)頻。</p><p>　　位同步即碼元同步。為了使每個(gè)碼元得到最佳的解調(diào)，以及在準(zhǔn)確的判決時(shí)刻進(jìn)行接收碼元的判決，必須知道碼元準(zhǔn)確的起止時(shí)刻。位同步方法可以分為兩大類(lèi)。第一類(lèi)稱為外同步法，它需要在信號(hào)中外加包含位定時(shí)信息的導(dǎo)頻或者數(shù)據(jù)序列；第二類(lèi)稱為自同步法，它從信息碼元序列本身中提取出位定時(shí)信息。</p><p>　　網(wǎng)同步是指通信網(wǎng)的時(shí)鐘同步，解

44、決網(wǎng)中各站的載波同步、位同步和群同步等問(wèn)題。對(duì)于單向通信，例如廣播，以及一條鏈路的通信，例如地面微波鏈路及光纖鏈路，一般都是由接收機(jī)承擔(dān)解決全部網(wǎng)同步的功能</p><p><b>　　3.1幀同步方法 </b></p><p><b>　　群同步（幀同步）</b></p><p>　　為了使接收到的碼元能夠被理解，需要知

45、道其是如何分組（群）的。因此，接收端需要群同步信息去劃分接收碼元序列。群同步信息有兩類(lèi)傳遞方法。一類(lèi)方法是在發(fā)送端利用特殊的碼元編碼規(guī)律使碼組本身自帶分組信息。另一類(lèi)方法是在發(fā)送碼元序列中插入用于群同步的若干特殊碼元，稱為群同步碼。群同步碼的插入方法主要有兩種。一種是集中插入群同步碼組，另一種分散插入群同步序列。</p><p>　　集中插入群同步碼組時(shí)，是將特定的群同步碼組插到一群碼元的前面，接收端一旦檢測(cè)到這

46、個(gè)特定的群同步碼組就馬上知道了這群碼元的“頭”。所以這種方法適用與要求快速建立同步的地方，或間斷傳輸信息并且每次傳輸時(shí)間很短的場(chǎng)合。檢測(cè)到此定碼組可以利用鎖相環(huán)保持一定時(shí)間的同步。為了長(zhǎng)時(shí)間地保持同步，則需要周期性地將這個(gè)特定碼組插入每群碼元之前。</p><p>　　分散插入群同步序列的方法是將一種特殊的周期性序列分散插入信號(hào)序列中，在每群信號(hào)碼元前插入一個(gè)（也可以插入很少幾個(gè)）群同步碼元即可。因此，必須花費(fèi)較

47、長(zhǎng)時(shí)間接收若干群信號(hào)碼元后，根據(jù)群同步序列周期特性，從長(zhǎng)的信號(hào)碼元序列中找到群同步碼元的位置，從而確定信號(hào)碼元的群。這種方法的好處是對(duì)于信號(hào)碼元序列的連貫性影響較小，不會(huì)使信號(hào)碼元群之間分離過(guò)大，但是它需要較長(zhǎng)的同步建立時(shí)間。</p><p>　　3.2巴克碼產(chǎn)生原理</p><p>　　巴克碼是一種具有特殊規(guī)律的二進(jìn)制碼組。它是一個(gè)非周期序列，一個(gè)n位的巴克碼{X1，X2，X3，

48、3;··Xn。)，每個(gè)碼元只可能取值十1或一1，它的局部自相關(guān)函數(shù)為:</p><p>　　目前已找到的只有7個(gè)：</p><p>　　表中“＋”表示Xi取值為十l，“－”表示Xi取值為－l，以七位巴克碼組{+++--+-}為例，求出它的自相關(guān)函數(shù)如下：</p><p>　　同樣可以求出j＝2，3，4，5，6，7時(shí)R(j)的值分別為－l，0，－

49、l，0，－l，O。另外，再求出j為負(fù)值的自相關(guān)函數(shù)，兩者一起畫(huà)出的七位巴克碼的R(j)與j的關(guān)系曲線如圖3.1所示。由圖可見(jiàn)，自相關(guān)函數(shù)在j＝0時(shí)具有尖銳的峰值。</p><p>　　圖3.1 巴克碼的自相關(guān)函數(shù)</p><p>　　產(chǎn)生巴克碼的方法常用移位寄存器，七位巴克碼產(chǎn)生器如圖3.2。</p><p>　　圖3.2 巴克碼產(chǎn)生器</p><

50、;p>　　圖3.2(a)是串行式產(chǎn)生器，移位寄存器的長(zhǎng)度等于巴克碼組的長(zhǎng)度。七位巴克碼由七級(jí)移位寄存器單元組成，各寄存器單元的初始狀態(tài)由預(yù)置線預(yù)置成巴克碼組相應(yīng)的數(shù)字。七位巴克碼的二進(jìn)制數(shù)為1110010，移位寄存器的輸出端反饋至輸入端的第一級(jí)，因此，七位巴克碼輸出后，寄存器各單元均保持原預(yù)置狀態(tài)。移位寄存器的級(jí)數(shù)等于巴克碼的位數(shù)。</p><p>　　另一種是采用反饋式產(chǎn)生器，同樣也可以產(chǎn)生七位巴克碼，如

51、圖3.2(b)所示，這種方法也叫邏輯綜合法，此結(jié)構(gòu)節(jié)省部件。</p><p>　　巴克碼的識(shí)別仍以七位巴克碼為例，用七級(jí)移位寄存器、相加器和判決器就可以組成一個(gè)巴克碼識(shí)別器，如圖3.3所示，各移位寄存器輸出端的接法和巴克碼的規(guī)律一致，即與巴克碼產(chǎn)生器的預(yù)置狀態(tài)相同。</p><p>　　圖3.3 巴克碼判決</p><p>　　當(dāng)輸入數(shù)據(jù)中的1進(jìn)入移位寄存器時(shí)，輸出

52、電平為＋l，而0進(jìn)入移位寄存器時(shí)，輸出電平為－l，識(shí)別器實(shí)際是對(duì)輸入的巴克碼進(jìn)行相關(guān)運(yùn)算。</p><p>　　當(dāng)七位巴克碼在圖3.4(a)中的tl時(shí)刻已全部進(jìn)入了七級(jí)移位寄存器時(shí)，七個(gè)移位寄存</p><p>　　器輸出端都輸出+l，相加后得最大輸出+7、若判決器的判決電平定為+6，那么，就在七位巴克碼的最后一位“0”進(jìn)入識(shí)別器后，識(shí)別器輸出一個(gè)幀同步脈沖表示一幀數(shù)字信號(hào)的開(kāi)頭，如圖3.

53、4所示。</p><p>　　圖3.4 巴克碼用于幀同步</p><p>　　3.3復(fù)接方式和幀結(jié)構(gòu)</p><p>　　時(shí)分復(fù)用(TDM)的主要特點(diǎn)是利用不同時(shí)隙來(lái)傳送各路不同信號(hào)，如E1信號(hào)：假定每路信號(hào)采用PCM編碼，每路碼在時(shí)間上互不重疊，每一路的抽樣頻率必須符合抽樣定理要求。在復(fù)用信號(hào)中為了在接收端能正確地從數(shù)據(jù)流中識(shí)別各路信號(hào)，必須在每幀內(nèi)加上標(biāo)志信號(hào)(

54、稱為幀同步信號(hào)或獨(dú)特碼信號(hào))。</p><p>　　在時(shí)分復(fù)接系統(tǒng)中，要保證接收端分路系統(tǒng)能和發(fā)送端一致，必須要有一個(gè)同步系統(tǒng)，以實(shí)現(xiàn)發(fā)送端與收端的幀同步。</p><p>　　實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī)定的時(shí)隙，即幀同步碼時(shí)隙，插入一組特殊碼型的幀同步碼組。幀同步系統(tǒng)是由發(fā)送端的幀同步碼產(chǎn)生電路和插入電路以及接收端的幀同步電路所組成。</p><p>　

55、　把兩路或兩路以上的低速數(shù)字信號(hào)合并成一路高速數(shù)字信號(hào)的過(guò)程稱為數(shù)字復(fù)接，在傳輸線路的接收端把一個(gè)復(fù)合數(shù)字信號(hào)分離成各分支信號(hào)的過(guò)程，稱為數(shù)字分接。通過(guò)數(shù)字復(fù)接、分接技術(shù)可實(shí)現(xiàn)信道的多路復(fù)用。通過(guò)多路復(fù)用技術(shù)，多個(gè)終端能共享一條高速信道，從而達(dá)到節(jié)省信道資源的目的，多路復(fù)用有頻分多路復(fù)用（FDMA），時(shí)分多路復(fù)用（TDMA），空分復(fù)用（SDMA），碼分多路復(fù)用（CDMA）。</p><p>　　1.頻分復(fù)用方式（

56、FDM，frequency division multiplex），包括光纖通信的波分復(fù)用(WDM)。</p><p>　　2.時(shí)分復(fù)用方式（TDM，time division multiplex ）</p><p>　?。?）同步時(shí)分復(fù)用如PDH，SDH等。</p><p>　　（2）統(tǒng)計(jì)時(shí)分多路如IP、ATM等。</p><p>　　3.

57、空分復(fù)用方式（SDM，space division multiplex ）。如無(wú)線通信中(包括衛(wèi)星通信)的位置復(fù)用和有線通信中的同纜多芯復(fù)用。</p><p>　　4.碼分復(fù)用方式（CDM，code division multiplex ）。如CDMA擴(kuò)頻通信。</p><p>　　圖3.5表示4路PCM 30/32基群按位復(fù)接和按字復(fù)接成PCM二次群的情形。</p><

58、;p>　　采用TDM的數(shù)字通信系統(tǒng)，國(guó)際上已建立起TDM30/32路系統(tǒng)和TDM24路系統(tǒng)。原則上是先把一定路數(shù)的電話復(fù)合成一個(gè)標(biāo)準(zhǔn)數(shù)據(jù)流(稱為基群)，基群數(shù)據(jù)流的結(jié)構(gòu)稱為基群幀,即E1幀。把基群數(shù)據(jù)流采用同步(SDH)或準(zhǔn)同步數(shù)字復(fù)接技術(shù)匯合成更高速的數(shù)據(jù)(稱為高次群)，高次群的復(fù)接結(jié)構(gòu)稱為高次群的復(fù)接幀。</p><p>　　TDM30/32路系統(tǒng)的基群幀結(jié)構(gòu)如圖3.6所示，其 幀長(zhǎng)為125μ

59、s（256bits），包括 32個(gè)時(shí)隙，每個(gè)時(shí)隙8bit（3.9μs＝125÷32）， 每比特時(shí)長(zhǎng)0.488μs＝125÷256。各時(shí)隙功能說(shuō)明如下：</p><p>　　TS0：幀同步、告警，幀同步序列為0011011，在偶數(shù)幀傳送，奇數(shù)幀的第2比特固定為1。</p><p>　　TS16：控制信令（在復(fù)幀結(jié)構(gòu)下分配使用）。</p>

60、<p>　　TS1～TS15和TS17～TS31共30個(gè)時(shí)隙傳送30路話音或數(shù)據(jù)。</p><p>　　由16個(gè)E1幀組成一個(gè)復(fù)幀，幀長(zhǎng)2ms。采用共路信令方式，將16個(gè)幀的TS16集中起來(lái)  使用，傳送信令，本路信令與本路話不在一個(gè)時(shí)隙里傳送。 若復(fù)幀中包含F(xiàn)0、F1……F15共16個(gè)幀，則：</p><p>　　F0的TS16傳送復(fù)幀同步和備用比特。<

61、;/p><p>　　F1的TS16傳送CH1和CH16的信令。</p><p>　　F2的TS16傳送CH2和CH17的信令。</p><p>　　F3的TS16傳送CH3和CH18的信令。</p><p><b>　　~~~~~~</b></p><p>　　F15的TS16傳送CH15和CH30的

62、信令。</p><p>　　圖3.6 基群幀（E1幀）結(jié)構(gòu)</p><p>　　由基群再次復(fù)用構(gòu)成二次群、四次群和更高次群。高次群復(fù)用的話路數(shù)目及傳輸速率如下：</p><p>　　一次群（E1） 2.048Mb/s  30路</p><p>　　二次群（E2） 8.448Mb/s  120路</p>

63、<p>　　三次群（E3） 34.368Mb/s 480路</p><p>　　四次群（E4） 139.264Mb/s 1920路[7]</p><p>　　3.4 E1幀成型原理</p><p>　　在數(shù)字傳輸系統(tǒng)中，幾乎所有業(yè)務(wù)均以一定的格式出現(xiàn)（例PCM以8比特一組出現(xiàn)）。因而在信道上對(duì)各種業(yè)務(wù)傳輸之前要對(duì)業(yè)務(wù)的數(shù)據(jù)進(jìn)行包裝。<

64、;/p><p>　　信道上對(duì)業(yè)務(wù)數(shù)據(jù)包裝的過(guò)程稱之為幀組裝。不同的系統(tǒng)、信道設(shè)備幀組裝的格式、過(guò)程不一樣。</p><p>　　TDM制的數(shù)字通信系統(tǒng)，在國(guó)際上已逐步建立起標(biāo)準(zhǔn)并廣泛使用。TDM的主要特點(diǎn)是在同一個(gè)信道上利用不同的時(shí)隙來(lái)傳遞各路（語(yǔ)音、數(shù)據(jù)或圖象）不同信號(hào)。各路信號(hào)之間的傳輸是相互獨(dú)立的，互不干擾。</p><p>　　一個(gè)TDM30/32系統(tǒng)的E1幀共

65、劃分為32段時(shí)隙（T0～T31），其中30個(gè)時(shí)隙用于30路話音業(yè)務(wù)。T0為幀定位時(shí)隙（亦稱報(bào)頭），用于接收設(shè)備做幀同步用。在幀信號(hào)碼流中除有幀定位信號(hào)外，隨機(jī)變化的數(shù)字碼流中也將會(huì)以一定概率出現(xiàn)與幀定位碼型一致的假定位信號(hào)，它將影響接收端幀定位的捕捉過(guò)程。在搜索幀定位碼時(shí)是連續(xù)的對(duì)接收碼流搜索，因此幀定位碼要具有良好的自相關(guān)特性。時(shí)隙T1～T15用于話音業(yè)務(wù)，分別對(duì)應(yīng)第1路到第15路話音PCM碼字。時(shí)隙T16用于信令信號(hào)傳輸，完成信令的

66、接續(xù)。時(shí)隙T17～T31用于話音業(yè)務(wù)，分別對(duì)應(yīng)第16路到第30路話音PCM碼字[8]。</p><p><b>　　第四章 方案設(shè)計(jì)</b></p><p>　　在本次設(shè)計(jì)中，E1復(fù)接信號(hào)傳輸上采用了標(biāo)準(zhǔn)的TDM傳輸格式：定長(zhǎng)組幀、幀定位碼與信息格式。一幀共有32個(gè)時(shí)間間隔，按8個(gè)bit一組分成了一個(gè)一個(gè)的固定時(shí)隙，各時(shí)隙分別記為T(mén)0、T1……和T31。T0時(shí)隙為幀定

67、位碼，幀定位的碼型和碼長(zhǎng)選擇直接影響接收端幀定位搜索和漏同步性能，Barker碼具有良好的自相關(guān)特性。</p><p>　　TDM傳輸功能由E1復(fù)接模塊工作原理框圖見(jiàn)圖4.1。</p><p>　　該電路模塊的工作過(guò)程描述如下：</p><p>　　幀傳輸E1復(fù)接模塊主要由Barker碼產(chǎn)生、復(fù)接、系統(tǒng)定時(shí)單元、解碼模塊單元所組成。復(fù)接器系統(tǒng)定時(shí)用于提供統(tǒng)一的基準(zhǔn)時(shí)

68、間信號(hào)，然后由復(fù)接單元完成時(shí)間復(fù)用形成合路數(shù)字信號(hào)流，最后通過(guò)解碼模塊進(jìn)行解碼，實(shí)現(xiàn)幀同步。</p><p><b>　　第五章 軟件設(shè)計(jì)</b></p><p><b>　　1.總功能框架圖</b></p><p>　　幀同步系統(tǒng)功能實(shí)現(xiàn)框圖。如圖5.1：</p><p>　　圖5.1 幀同步系統(tǒng)

69、功能框圖</p><p>　　幀同步系統(tǒng)功能框圖工作原理如下：先輸入外部時(shí)鐘，通過(guò)分頻器，獲得碼元同步時(shí)鐘和幀同步時(shí)鐘，然后通過(guò)巴克碼生成器，將巴克碼和PCM碼輸入E1幀中，最后由解碼模塊將其解碼，實(shí)現(xiàn)幀同步功能[4] [9] [10]。</p><p><b>　　2.分模塊編程</b></p><p>　　系統(tǒng)時(shí)鐘進(jìn)程模塊，其功能是將系統(tǒng)時(shí)

70、鐘進(jìn)行分頻，以便得到2.048MHZ的幀同步時(shí)鐘脈沖和8KMZ的碼同步脈沖。</p><p>　　VHDL源程序代碼：</p><p>　　設(shè)置的信號(hào)量有：CLK為時(shí)鐘輸入，clk_sys 為系統(tǒng)內(nèi)部時(shí)鐘信號(hào)：</p><p>　　PROCESS (clk) </p><p>　　VARIABLE tem : INTEGE

71、R RANGE 0 TO 1;</p><p><b>　　BEGIN</b></p><p>　　IF (clk'EVENT AND clk = '1') THEN</p><p>　　if tem =1 then</p><p><b>　　tem := 0;</b>&l

72、t;/p><p><b>　　else</b></p><p>　　clk_sys <= not clk_sys;</p><p>　　tem := tem + 1;</p><p><b>　　end if; </b></p><p><b>　　end if;

73、</b></p><p>　　END PROCESS; --時(shí)鐘信號(hào)= 1/4 外部時(shí)鐘—</p><p>　　巴克碼發(fā)生器模塊：其功能是產(chǎn)生七位巴克碼，插入E1幀頭部，作為幀同步的特殊碼元。</p><p>　　VHDL源程序代碼：</p><p>　　entity bark_7 is</p&

74、gt;<p>　　port (en,clk,cn:in std_logic;</p><p>　　qout:out std_logic);</p><p>　　end bark_7 ;</p><p>　　architecture a of bark_7 is</p><p>　　constant code_sequence:s

75、td_logic_vector(7 downto 0) :=“01000111”;</p><p>　　signal i:integer range 0 to 7;</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b

76、></p><p>　　if clk’event and clk=’1’then</p><p>　　if en=’1’then</p><p>　　if i=7 then</p><p>　　if en=’0’ then</p><p><b>　　i<=0; </b></p&

77、gt;<p><b>　　end if;</b></p><p><b>　　else</b></p><p><b>　　i<=i+1;</b></p><p><b>　　end if;</b></p><p>　　qout<

78、=code_sequence(i);</p><p>　　else i<=0;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　e

79、nd a;</b></p><p>　　編碼時(shí)隙模塊：在編碼時(shí)隙時(shí)，當(dāng)編碼時(shí)序參量tim計(jì)數(shù)到0時(shí)開(kāi)始編碼過(guò)程。 編碼時(shí)隙中,先逐位輸出8位的幀同步碼；隨后輸出編碼輸出允許信號(hào),使pcm編碼芯片輸出pcm波,控制芯片取得pcm波后直接輸出。編碼時(shí)隙流程圖如圖5.2</p><p>　　圖5.2編碼時(shí)隙流程圖</p><p>　　VHDL源程序代碼：<

80、;/p><p>　　參量設(shè)置：CLK為時(shí)鐘輸入，pcm_in 為pcm波輸入接收通道，incode_en 為編碼允許信號(hào)，decode_en 為解碼允許信號(hào)，clk_sys 為系統(tǒng)內(nèi)部時(shí)鐘信號(hào)</p><p>　　PROCESS (clk_sys) --編碼進(jìn)程--</p><p>　　VARIABLE tim : INTEGER RANGE 0

81、 TO 255; --時(shí)鐘參量--</p><p><b>　　BEGIN</b></p><p>　　IF (clk_sys'EVENT AND clk_sys = '1') THEN</p><p>　　IF(incode_en = '1') THEN</p><p>　　I

82、F (tim =255)THEN</p><p><b>　　tim:=0;</b></p><p><b>　　ELSE</b></p><p>　　tim := tim + 1;</p><p><b>　　END IF;</b></p><p>

83、　　END IF; --幀同步時(shí)鐘 = 系統(tǒng)時(shí)鐘/256--</p><p>　　IF (incode_en = '1') THEN --編碼允許信號(hào)控制--</p><p>　　IF (tim=7) THEN</p><p>　　incode <= '1'; --編碼同步

84、脈沖輸出--</p><p>　　ELSE </p><p>　　incode <= '0'; --生成8KHz編碼同步脈沖--</p><p>　　END IF; </p><p>　　END IF; </p>&l

85、t;p><b>　　END IF;</b></p><p>　　IF (tim=0) THEN --根據(jù)內(nèi)部時(shí)鐘參量 生成串行的幀同步碼--</p><p>　　pcm_out <= code_in(7); </p><p>　　elsif (tim=1) THEN &

86、lt;/p><p>　　pcm_out <= code_in(6); </p><p>　　elsif (tim=2) THEN </p><p>　　pcm_out <= code_in(5); </p><p>　　elsif (tim=3) T

87、HEN </p><p>　　pcm_out <= code_in(4); </p><p>　　elsif (tim=4) THEN </p><p>　　pcm_out <= code_in(3); </p><

88、p>　　elsif (tim=5) THEN </p><p>　　pcm_out <= code_in(2); </p><p>　　elsif (tim=6) THEN </p><p>　　pcm_out <= code_in(1);

89、 </p><p>　　elsif (tim=7) THEN </p><p>　　pcm_out <= code_in(0); --幀同步碼結(jié)束--</p><p>　　elsif (tim>7 and tim<16) THEN </p><p>　　pcm_out

90、 <= to_Dx; --根據(jù)內(nèi)部時(shí)鐘參量 發(fā)送八位pcm碼--</p><p><b>　　else</b></p><p>　　pcm_out <= 'Z'; -- 其他時(shí)隙輸出為高阻狀態(tài)--</p><p><b>　　end if;</b></

91、p><p>　　END PROCESS;</p><p>　　解碼模塊：在解碼時(shí)隙幀同步中，解碼部分主要由移位寄存器和同步碼檢測(cè),時(shí)序控制部分組成。收到的pcm波在系統(tǒng)時(shí)鐘的控制下逐位移入移位寄存器,并隨時(shí)和設(shè)定的幀同步碼相比較,當(dāng)兩者相同時(shí)輸出幀同步信號(hào),并且把隨后的8位數(shù)據(jù)輸入到pcm編解碼芯片。如圖5.3所示：</p><p>　　圖5.3 解碼模塊流程圖<

92、/p><p>　　VHDL源程序代碼：</p><p>　　輸入端口有：CLK為時(shí)鐘輸入，pcm_in 為pcm波輸入接收通道，to_Dx 接編碼輸出端。</p><p>　　輸出端口有：cp_out 為2.048MHz時(shí)鐘輸出，pcm_out 為pcm波輸出發(fā)送同道，to_Dr接解碼輸入端，incode 為8KHz編碼幀同步信號(hào)。Decode為8KHz解碼幀同步信號(hào)

93、。設(shè)置的信號(hào)量有：clk_sys 為系統(tǒng)內(nèi)部時(shí)鐘信號(hào)，sreg為8位移位寄存器。</p><p>　　PROCESS (clk_sys) </p><p>　　VARIABLE cnt : INTEGER RANGE 0 TO 8; --解碼時(shí)序參量--</p><p><b>　　begin</b>

94、;</p><p>　　if (clk_sys'event and clk_sys='1') then</p><p>　　if decode_en ='1' then --解碼允許信號(hào)控制--</p><p>　　sreg(7 downto 1)<=sreg(6 downto 0); --移

95、位寄存器描述--</p><p>　　sreg(0)<=pcm_in;--通過(guò)移位寄存器把串行pcm碼轉(zhuǎn)換成并行碼--</p><p>　　end if; </p><p>　　if (cnt<8) then </p><p>　　cnt:=cnt + 1; --解碼時(shí)序參量

96、自增--</p><p>　　else --只輸出8位防止信道噪聲被誤解碼--</p><p>　　cnt := 8; --輸出8位pcm碼后解碼時(shí)序停止--</p><p><b>　　end if;</b></p><p>　　if (sreg

97、= code_de) then --檢測(cè)幀同步碼--</p><p>　　decode <= '1'; --檢測(cè)到幀同步碼時(shí)輸出幀同步脈沖--</p><p><b>　　cnt:=0;</b></p><p><b>　　else</b></p><

98、p>　　decode <= '0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　if (cnt>7) then </p><p>　　to_Dr <= 'Z';

99、 --解碼時(shí)序到來(lái)前輸出高阻--</p><p><b>　　else</b></p><p>　　to_Dr <= pcm_in; --在解碼時(shí)序中輸出pcm波到解碼芯片--</p><p><b>　　end if; </b></p><p>　　END PR

100、OCESS;</p><p>　　end Behavioral;</p><p>　　3.綜合模塊：其功能是將時(shí)鐘模塊，巴克碼產(chǎn)生模塊，編碼模塊，解碼模塊進(jìn)行參數(shù)連接，使整個(gè)系統(tǒng)能夠準(zhǔn)確無(wú)誤的運(yùn)行。</p><p>　　VHDL源程序代碼：</p><p>　　entity pcm_con is</p><p>　　P

101、ort ( clk : in std_logic; </p><p>　　cp_out : out std_logic;</p><p>　　pcm_in : in std_logic; </p><p>　　pcm_out : out std_logic;</p><p>　　to_Dx : in std_logic;</p>

102、;<p>　　to_Dr : out std_logic;</p><p>　　incode : out std_logic;</p><p>　　decode : out std_logic;</p><p>　　incode_en : in std_logic;</p><p>　　decode_en : in std_lo

103、gic;</p><p>　　end pcm_con;</p><p>　　architecture Behavioral of pcm_con is</p><p>　　component Digial</p><p>　　port(clk ：in std_logic;</p><p>　　clk_sy

104、s :out std_logic);</p><p>　　end component;</p><p>　　component bark_7</p><p>　　port(en ：in std_logic;</p><p>　　clk ：in std_logic;</p><p>　　cn

105、:in std_logic;</p><p>　　qout :out std_logic);</p><p>　　end component;</p><p>　　component bm</p><p>　　port(clk ：in std_logic</p><p>　　code_in

106、 :in std_logic;</p><p>　　code_de : out std_logic</p><p>　　pcm_out : out std_logic);</p><p>　　end component;</p><p>　　component jm</p><p>　　port(clk

107、 ：in std_logic;</p><p>　　code_in :in std_logic;</p><p>　　pcm_in : in std_logic</p><p>　　code_de : out std_logic</p><p>　　pcm_out : out std_logic);<

108、/p><p>　　end component;</p><p>　　signal clk_sys : std_logic;</p><p><b>　　begin</b></p><p><b>　　u1:bark_7</b></p><p>　　port map(clk_sys

109、=>clk)</p><p><b>　　u2:bm</b></p><p>　　port map(qout=>code_in)</p><p><b>　　u3:jm</b></p><p>　　port map(code_de=>code_in,</p><

110、p>　　pcm_out=>pcm_in);</p><p>　　end [11] [12] 第六章 仿真分析</p><p>　　幀同步時(shí)，8.192MHz的外部時(shí)鐘信號(hào)clk分頻后得到2.048MHz的幀同步時(shí)鐘cp_out，經(jīng)分頻分相后得到8KHz的碼同步時(shí)鐘。Incode信號(hào)每256個(gè)系統(tǒng)時(shí)鐘周期(cp_out)出現(xiàn)一次脈沖,啟動(dòng)編碼過(guò)程。幀同

111、步仿真波形如圖6.1所示：</p><p><b>　　圖6.1幀同步波形</b></p><p>　　某一編碼時(shí)隙時(shí)，當(dāng)編碼時(shí)序參量tim計(jì)數(shù)到0時(shí)開(kāi)始編碼過(guò)程。 編碼時(shí)隙中,先逐位輸出8位的幀同步碼；隨后輸出編碼輸出允許信號(hào),使pcm編碼芯片輸出pcm波,控制芯片取得pcm波后直接輸出。當(dāng)然這個(gè)時(shí)序也可以根據(jù)芯片的實(shí)際速率做適當(dāng)?shù)男薷摹＞幋a結(jié)束后pcm芯片的代碼輸

112、出腳將鎖定在高阻狀態(tài),為了避免不定狀態(tài)引入后級(jí),控制芯片也將輸出鎖定在高阻態(tài)。當(dāng)然,為了避免給調(diào)制部分引入噪聲也可以鎖定在低電平。某一編碼時(shí)隙仿真波形如圖6.2所示：</p><p>　　圖6.2某一編碼時(shí)隙</p><p>　　某一解碼時(shí)隙幀同步中，解碼部分主要由移位寄存器和同步碼檢測(cè),時(shí)序控制部分組成。收到的pcm波在系統(tǒng)時(shí)鐘的控制下逐位移入移位寄存器,并隨時(shí)和設(shè)定的幀同步碼相比較,當(dāng)

113、兩者相同時(shí)輸出幀同步信號(hào),并且把隨后的8位數(shù)據(jù)輸入到pcm編解碼芯片。為了防止編解碼芯片誤解碼,未檢測(cè)到幀同步碼時(shí)輸出為高阻。</p><p>　　某一解碼幀同步仿真波形如圖6.3所示：</p><p>　　圖6.3某一解碼時(shí)隙的幀同步過(guò)程</p><p>　　編解碼過(guò)程中，Pcm波幀同步碼和編解碼過(guò)程其實(shí)是兩個(gè)相互獨(dú)立的過(guò)程,可以同時(shí)進(jìn)行也可以不同時(shí),主要看系統(tǒng)的

114、設(shè)計(jì)。仿真時(shí)只是為了方便,把編碼身成的pcm波復(fù)制到解碼輸入端作為仿真輸入。編解碼過(guò)程仿真波形如圖6.4所示：</p><p><b>　　圖6.4編解碼過(guò)程</b></p><p><b>　　結(jié)束語(yǔ)</b></p><p>　　本次設(shè)計(jì)完成了一路時(shí)序的幀同步，通過(guò)插入特殊碼元巴克碼來(lái)實(shí)現(xiàn)。</p><

115、;p>　　TDM的主要特點(diǎn)是在同一個(gè)信道上利用不同的時(shí)隙來(lái)傳遞各路（語(yǔ)音、數(shù)據(jù)或圖象）不同信號(hào)。各路信號(hào)之間的傳輸是相互獨(dú)立的，互不干擾。TDM制的數(shù)字通信系統(tǒng)，在國(guó)際上已逐步建立起標(biāo)準(zhǔn)并廣泛使用，人們生活中必不可少的電話傳輸正是基于時(shí)分復(fù)用。所以，研究這個(gè)課題具有很強(qiáng)的實(shí)用性和現(xiàn)實(shí)意義。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]

116、樊昌信.通信原理（第五版）[M] . 北京：國(guó)防工業(yè)出版社，2001年.</p><p>　　[2]沈保鎖.現(xiàn)代通信原理（第二版）[M] . 北京：國(guó)防工業(yè)出版社，2009.1.</p><p>　　[3]任勇峰，莊新敏.VHDL與硬件實(shí)現(xiàn)速成[M].北京:國(guó)防工業(yè)出版社，2005.7. </p><p>　　[4]段吉海等.基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模