計算機(jī)系統(tǒng)結(jié)構(gòu)課程設(shè)計---簡單16位cpu設(shè)計

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計算機(jī)系統(tǒng)結(jié)構(gòu)課程設(shè)計---簡單16位cpu設(shè)計_第1頁

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文檔簡介

1、　　******　　設(shè) 計性實驗（報告）　　題目：簡單16位CPU設(shè)計　　課程：計算機(jī)系統(tǒng)結(jié)構(gòu)　　院（部）：計算機(jī)科學(xué)與技術(shù)學(xué)院</p&g

2、t;　　專業(yè)：計算機(jī)科學(xué)與技術(shù)專業(yè)　　班級： ***　　學(xué)生姓名： ***　　學(xué) 號： ******　　指導(dǎo)教師： ***

3、　　完成日期： 2010-12-8　　*******計算機(jī)科學(xué)與技術(shù)學(xué)院　　簡單16位CPU設(shè)計　　一、實驗內(nèi)容　　完成從指令系統(tǒng)到CPU的設(shè)計，編寫測試程序，通過運(yùn)行測試程序?qū)PU設(shè)計進(jìn)行正確性

4、評定。具體內(nèi)容包括：典型指令系統(tǒng)（包括運(yùn)算類、轉(zhuǎn)移類、訪存類）設(shè)計；CPU結(jié)構(gòu)設(shè)計；CPU的VHDL程序代碼編寫；規(guī)則文件與調(diào)試程序設(shè)計；CPU調(diào)試及測試程序運(yùn)行。　　二、實驗?zāi)康募耙?lt;/b>　　1．加深對計算機(jī)的基本概念、基本原理和基本結(jié)構(gòu)的理解；　　2．掌握計算機(jī)組成與系統(tǒng)結(jié)構(gòu)

5、方面的基本設(shè)計、分析與實現(xiàn)方法；　　3．掌握典型16CPU設(shè)計方法；　　4．熟練掌握VHDL語言及應(yīng)用，完成對CPU各功能模塊的代碼描述，實現(xiàn)各個功能模塊部分的連接，從而形成一個完整的CPU體系結(jié)構(gòu)；　　5．學(xué)會利用先進(jìn)的硬件設(shè)計工具軟件Quartus II對程序進(jìn)行仿真和調(diào)試；<p

6、>　　6．掌握基于“TEC-CA試驗教學(xué)系統(tǒng)”進(jìn)行CPU調(diào)試的方法。　　實驗儀器設(shè)備　?。?）TEC-CA試驗教學(xué)系統(tǒng)；　?。?）虛擬儀器平臺；　?。?）計算機(jī)。&l

7、t;p>　?。?）實驗環(huán)境　　實驗方案設(shè)計　　指令系統(tǒng)設(shè)計　　指令系統(tǒng)的作用和地位　　指令系統(tǒng)是從程序設(shè)計者看到的機(jī)器的主要屬性，是軟、硬件的主要界面。

8、　　指令系統(tǒng)是計算機(jī)系統(tǒng)結(jié)構(gòu)的主要組成部分。　　指令系統(tǒng)是軟件與硬件分界面的一個主要標(biāo)志。　　指令系統(tǒng)是軟件與硬件之間互相溝通的橋梁。　　指令系統(tǒng)的設(shè)計規(guī)范　　設(shè)計的原則：支持編譯系統(tǒng)能高效、

9、簡易地將源程序翻譯成目標(biāo)代碼。　　正交性：指令字段編碼相互獨立。　　規(guī)整性：相似操作有相同的規(guī)定。　　可擴(kuò)充性：操作碼冗余。　　對稱性：A-B=》A；A-B=》B，便于編譯。　　CPU中操作數(shù)的存儲方法&l

10、t;p>　　CPU中操作數(shù)的存儲方法是各種指令集結(jié)構(gòu)之間最主要的區(qū)別所在，其影響運(yùn)算器的組織。　　CPU中用來存儲操作數(shù)的存儲單元主要有：　?。?）堆棧； 　?。?）累加器；

11、;　?。?）一組寄存器；　　通用寄存器型指令集結(jié)構(gòu)的主要優(yōu)點：　?。?）使編譯器有效地使用寄存器;　?。?）在表達(dá)式求值方面，比其它類型指令集結(jié)構(gòu)，具有更大的靈活性;　　（3）寄存器可以用來存放變量；　　a.減

12、少存儲器的訪問量，加快程序的執(zhí)行速度。（因為寄存器比存儲器快）　　b.可以用更少的地址位來尋址寄存器，從而可以有效改進(jìn)程序的目標(biāo)代碼大小。　　由于通用寄存器型指令系統(tǒng)存在諸多的優(yōu)點因此我們選擇通用寄存器型指令結(jié)構(gòu)。　　指令格式與功能&

13、lt;b>　　ADD DR,SR　　指令編碼：　　功能：DR DR+SR，影響C和Z標(biāo)志，PC PC+1。　　INC DR　　指令編碼

14、：　　功能：DR DR+1，影響C和Z標(biāo)志，PC PC+1　　SUB DR,SR　　指令編碼：　　功能： DR DR-SR，影響C和Z標(biāo)志，PC

15、PC+1　　DEC DR　　指令編碼：　　功能：DR DR-1，影響C和Z標(biāo)志，PC PC+1　　AND DR，SR&

16、lt;p>　　指令編碼：　　功能：DR DR and SR，影響Z標(biāo)志，PC PC+1　　OR DR，SR　　指令編碼：　　功能：DR

17、 DR or SR，影響Z標(biāo)志，PC PC+1　　NOT DR　　指令編碼：　　功能：DR not SR，影響Z標(biāo)志，PC PC+1　　MOV DR

18、，SR　　指令編碼：　　功能：功能：DR SR，不影響標(biāo)志位，PC PC+1　　JMP ADR　　指令編碼：</p&

19、gt;　　功能：PC ADR　　JNC ADR　　指令編碼：　　功能：如果C=0，則PC ADR；如果C=1，則PC PC+1　　J

20、NZ ADR　　指令編碼：　　功能：如果Z=0，則PC ADR；如果C=1，則PC PC+1　　MVRD DR，DATA　　指令編碼：&

21、lt;p>　　功能：DR DATA，PC PC+2　　LDR DR，SR　　指令編碼：　　功能：DR [SR],PC PC+1　　STR

22、SR，DR　　指令編碼：　　功能：[DR] SR,PC PC+1　　NOP　　指令編碼：<

23、p>　　功能：PC PC+1　　16、補(bǔ)充：　　指令編碼　　CPU為16位：CPU的并行處理能力16位，總線寬度為16位，指令長度至少16位。　　采用對稱式寄存器結(jié)構(gòu)：無累加器的概

24、念，形成的通用寄存器組有兩個輸出端口（讀端口）、一個輸入端口（寫端口）。共設(shè)有4個R（R0-R3）。　　指令分類：運(yùn)算類、轉(zhuǎn)移類、訪存類。　　用兩位編碼： IR15, IR14 　　運(yùn)算類： 0 0　　轉(zhuǎn)移類：

25、 1 0　　訪存類： 1 1　　運(yùn)算類：　　(IR15=0) IR14, IR13, IR12　　ADD 0 0

26、 0　　INC 0 0 1　　SUB 0 1 0　　DEC 0 1 1　　AND

27、 1 0 0　　OR 1 0 1　　NOT 1 1 0　　NOP 1 1 1</p

28、>　　結(jié)果處理（送R或送M）　　兩種選擇，1位編碼： IR0=1:送DR;　　影響Z標(biāo)志否， 1位編碼：IR1=1,影響;　　影響C標(biāo)志否， 1位編碼：IR2=1,影響。　　沒用的位設(shè)為0（保留位）

29、　　指令機(jī)器碼:　　說明：（1）本CPU中含有4個通用寄存器，用R0，R1，R2，和R3表示。源寄存器用SR表示，目的寄存器用DR表示，因此DR和SR在指令編碼中各用2bit編碼。　?。?）指令編碼中的@代表該指令當(dāng)前的PC值。　?。?）設(shè)計指令系統(tǒng)時首要考慮的是指令要滿足功

30、能的需求。這個指令系統(tǒng)還包括PUSH、POP、以上指令包括運(yùn)算指令、轉(zhuǎn)移指令和存儲指令3類。這三類指令根據(jù)　　、進(jìn)行分類：　　為0時運(yùn)算指令；　　、為10時轉(zhuǎn)移指令；　　、為11時存儲指令。<

31、;/p>　?。?）考慮指令譯碼方便，減少硬件資源的消耗：　　①算術(shù)邏輯指令的—對應(yīng)運(yùn)算器ALU的3位運(yùn)算操作碼　?、诋?dāng)=1時，本指令中對DR的寫操作　?、郛?dāng)=1時，本指令影響標(biāo)志位Z　?、墚?dāng)=1時，本指令影響標(biāo)志位C&l

32、t;p>　?、軳OP指令實際上是一條“MOV ，”指令，只是不改變目的寄存器的內(nèi)容。　　（二）設(shè)計指令流程；　　1、時序部件（電路）　?。?）概述 　　CPU工作的關(guān)鍵部件，產(chǎn)生計算機(jī)執(zhí)行機(jī)器指令所需的時序信號。計算機(jī)的工作過

33、程：一個指令周期接一個指令周期；在一個指令周期內(nèi)是一個機(jī)器周期接一個機(jī)器周期；在一個機(jī)器周期內(nèi)是一個節(jié)拍接一個節(jié)拍；在一個節(jié)拍內(nèi)產(chǎn)生哪些微操作信號取決于指令操作流程。伴隨著指令的執(zhí)行，計算機(jī)內(nèi)部有兩股信息在流動：一股是數(shù)據(jù)流，流過不同的部件完成不同處理；一股是控制信號流，控制數(shù)據(jù)從何處流出、經(jīng)過何地（運(yùn)算處理部件）、流往何處，微控制信號的產(chǎn)生由指令操作流程規(guī)定（操作碼），控制信號有效狀態(tài)的先后順序由節(jié)拍控制。&l

34、t;p>　?。?）機(jī)器周期　　目標(biāo)：一個機(jī)器周期執(zhí)行一條單字指令。　　如：ADD DR,SR　　執(zhí)行過程：1）取指；2）譯碼分析；3）執(zhí)行（運(yùn)算）；4）寫結(jié)果。　　可合并為三個階段：1）取指；2）分析、執(zhí)行；3）寫結(jié)果（存儲

35、器、寄存器）　?。?）節(jié)拍　　三個階段（取指、分析執(zhí)行、寫結(jié)果）對應(yīng)三個節(jié)拍。　　t1:取指—t1上升沿MADDR?PC,t2上升沿指令送IR；PC+1(temp)　　t2:譯碼分析、運(yùn)算處理(Z、C—TEMP)；

36、　　t3:存儲器、寄存器讀寫，下降沿寫寄存器，改變C、Z、PC等。　　1、ADD DR,SR　　t1 t2 t3　　Madd<=pc Result<=DR+SR　　R/W<=1 Z_T

37、EMP PC<=pc_t　　Dread<=ob C_TEMP DR<=Result　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1 C<=C_TEMP

38、　　2、INC DR　　t1 t2 t3　　Madd<=pc Result<=DR+1　　R/W<=1 Z_TEMP PC<=pc_t

39、;　　Dread<=ob C_TEMP DR<=Result　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1 C<=C_TEMP　　3、SUB DR,SR

40、　　t1 t2 t3　　Madd<=pc Result<=DR-SR　　R/W<=1 Z_TEMP PC<=pc_t　　Dread<=ob C_TEMP DR<=Result<

41、p>　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1 C<=C_TEMP　　4、DEC DR　　t1 t2 t3

42、;　　Madd<=pc Result<=DR-1　　R/W<=1 Z_TEMP PC<=pc_t　　Dread<=ob C_TEMP DR<=Result　　IR<=Dread Z

43、<=Z_TEMP　　PC_t<=PC+1 C<=C_TEMP　　5、AND DR,SR　　t1 t2 t3　　Madd<=pc Result<=DR and SR

44、;　　R/W<=1 Z_TEMP PC<=pc_t　　Dread<=ob DR<=Result　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1

45、 　　6、OR DR,SR　　t1 t2 t3　　Madd<=pc Result<=DR or SR　　R/W<=1 Z_TEMP PC<=pc_t

46、;　　Dread<=ob DR<=Result　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1 　　7、NOT DR&

47、lt;/b>　　t1 t2 t3　　Madd<=pc Result<=not DR　　R/W<=1 Z_TEMP PC<=pc_t　　Dread<=ob DR&l

48、t;=Result　　IR<=Dread Z<=Z_TEMP　　PC_t<=PC+1　　8、MOV DR,SR　　t1 t2 t3　　Madd<=pc

49、 Result<= SR　　R/W<=1 PC<=pc_t　　Dread<=ob DR<=Result　　IR<=Dread <p

50、>　　PC_t<=PC+1　　9、JMP ADR　　t1 t2 t3　　Madd<=pc Madd<= PC_t R/W=1　　R/W<=1 Dread<=ob</p&

51、gt;　　Dread<=ob PC<=Dread　　IR<=Dread 　　PC_t<=PC+1　　10、JNC ADR　　t1

52、 t2 t3　　Madd<=pc generate if c_z_j_f=1　　R/W<=1 c_z_j_f then PC<=sjmp_a　　Dread<=ob sjmp_a else PC<=PC_t

53、　IR<=Dread 　　PC_t<=PC+1　　11、JNZ ADR　　t1 t2 t3　　Madd<=pc generate if c_z_j_f=

54、1　　R/W<=1 c_z_j_f then PC<=sjmp_a　　Dread<=ob sjmp_a else PC<=PC_t　　IR<=Dread 　　PC_t

55、<=PC+1　　12、MVRD DR,DATA　　t1 t2 t3　　Madd<=pc Madd<= PC_t R/W=1 　　R/W<=1 Dread<=ob

56、　　Dread<=ob DR<=Dread　　IR<=Dread PC<=PC+2 　　PC_t<=PC+1　　13、LRD DR,SR　　t1 t2

57、 t3　　Madd<=pc Madd<= SR R/W=1 　　R/W<=1 Dread<=ob　　Dread<=ob DR<=Dread　　IR&

58、lt;=Dread PC<=PC_t 　　PC_t<=PC+1　　14、STR SR,DR　　t1 t2 t3　　Madd<=pc Madd<= DR R/W=0 </

59、p>　　R/W<=1 ob<=SR　　Dread<=ob 　　IR<=Dread PC<=PC_t 　　PC_t<=PC+1<

60、/p>　　15、NOP　　t1 t2 t3　　Madd<=pc 　　R/W<=1 <p

61、>　　Dread<=ob 　　IR<=Dread PC<=PC_t 　　PC_t<=PC+1　　說明：　　Mem_Ad

62、dr是存儲器地址總線。　　Ob是存儲器數(shù)據(jù)總線。　　We是存儲器讀寫信號，為0時寫存儲器，為1時讀存儲器。　　Z_tmp是運(yùn)算產(chǎn)生的結(jié)果為0的標(biāo)志，z_out是本條指令執(zhí)行完成后的結(jié)果為0的標(biāo)志。　　C_tem是運(yùn)算產(chǎn)生的進(jìn)位標(biāo)志，c_out是本條指令執(zhí)行完成后的進(jìn)位標(biāo)志

63、。　　IR是指令寄存器。　　C_z_j_flag是條件轉(zhuǎn)移指令“JNC ADR”或者“JNZ ADR”產(chǎn)生的條件轉(zhuǎn)移指令　　Sjmp_addr是條件轉(zhuǎn)移指令“JNC ADR”或者“JNZ ADR”產(chǎn)生的條件轉(zhuǎn)移地址。　　Result是

64、運(yùn)算器產(chǎn)生的運(yùn)算結(jié)果。　　（三）CPU結(jié)構(gòu)設(shè)計　　一條指令需要3拍時間 　?。?）t1：取指。t1上升沿MADDR PC,t2上升沿指令送IR；PC+1(temp)　　（2）t2:譯碼分析、運(yùn)算處理(Z、C—TEMP)；

65、?。?）t3:存儲器、寄存器讀寫，下降沿寫寄存器，改變C、Z、PC等。　　三周期指令：包括所有的算術(shù)邏輯指令：ADD，SUB，DEC，INC，CMP，AND，OR，XOR，TEST，SHL，SHR，SAR。除了絕對轉(zhuǎn)移指令JMPA外的所有控制轉(zhuǎn)移指令：JR，JRC，JRNC，JRZ，JRNZ。一條數(shù)據(jù)傳送指令：MOV。這些指令只需三個周期就可以完成，其中，前兩個周期用于取指。這些指令都可以用操作

66、碼前兩位都是00，所以很容易和其它指令區(qū)別。見下圖：　　三周期指令時序圖　　2.簡單CPU結(jié)構(gòu)：　　無流水、無Cache;主要部件有：運(yùn)算單元ALU；通用寄存器組；控制器（譯碼）；取指操作（時序電路）；存儲器操作。　　CPU由5部分組

67、成：取指部分instru_fetch、指令譯碼部分decoder_unit、執(zhí)行部分exe_unit、存儲器部分memory_unit、和通用寄存器組regfile。另外，還需設(shè)計一個程序包exe_cpu_components，將各底層設(shè)計實體作為元件存儲，供各設(shè)計實體使用。頂層設(shè)計實體exe_cpu完成CPU 的5個組成部分的連接。　　3、整體結(jié)構(gòu)設(shè)計&l

68、t;/p>　　我們在設(shè)計整體結(jié)構(gòu)時，依據(jù)的是各指令的數(shù)據(jù)通路。然后采用自頂向下，逐步分解細(xì)化的方法進(jìn)行設(shè)計。先整體模塊，后局部模塊。　　CPU整體結(jié)構(gòu)　　串行指令CPU整體結(jié)構(gòu)圖　　4、各分模塊結(jié)構(gòu)設(shè)計&

69、lt;b>　　控制器結(jié)構(gòu)　　串行指令CPU控制器結(jié)構(gòu)圖　　運(yùn)算器結(jié)構(gòu)　　串行指令CPU運(yùn)算器結(jié)構(gòu)圖　?。ㄋ模〤PU設(shè)計實現(xiàn)　　1、通用寄存器組regfile</

70、p>　　通用寄存器組內(nèi)包含4個16位寄存器。這是一個具有寫入端口，2個讀出端口的通用寄存器組。寫入端口將指令執(zhí)行后得到的目的寄存器的值在的下降沿寫入目的寄存器中。只有具有寫目的寄存器功能的指令執(zhí)行結(jié)束時才寫目的寄存器。有些指令，如JMP指令等執(zhí)行結(jié)束后不會改變通用寄存器組的值。通用寄存器組的2個讀出端口，一個是目的寄存器讀出端口，一個是源寄存器讀出端口，從這2個端口讀出的內(nèi)容供執(zhí)行部分exe_unit和存儲器

71、部分memory_unit使用。　　通用寄存組內(nèi)還有2個標(biāo)志位：z_out和c_out,在的下降沿根據(jù)指令執(zhí)行的結(jié)果改變或者不改變它們的值。這2個標(biāo)志位的值送執(zhí)行部分exe_unit使用。　　通用寄存器組各引腳結(jié)構(gòu)如下圖：　　圖regfile<p

72、>　　通用寄存器組是通過4個寄存器、2個2-4譯碼器和1個4-1選擇器構(gòu)成，其各個部分連接關(guān)系如下圖所示：　　圖regfile組成　　通用寄存器組部分regifile源代碼：　　寄存器reg　　regfile的引腳如下圖所示：&

73、lt;/p>　　圖regfile　　library ieee;　　use ieee.std_logic_1164.all;　　entity reg is port　　(reset: instd_logi

74、c;　　d_input: instd_logic_vector(15 downto 0);　　clk:instd_logic;　　write: instd_logic;　　sel: instd_logic;

75、q_output: outstd_logic_vector(15 downto 0)　　);　　end reg;　　architecture a OF reg is　　beg

76、in　　process(reset,clk)　　begin　　IF reset = '0' then　　q_output <= x"0000"; elsif clk&

77、#39;event and clk = '0' then --時鐘下降沿觸發(fā)　　if sel ='1' and write = '1' then　　q_output <= d_input;　　end if;</p&

78、gt;　　end if;　　end process;　　end a;　　2-4譯碼器decoder_2_to_4　　2-4譯碼器的引腳如下圖所示：&l

79、t;p>　　圖2-4譯碼器　　Library ieee;　　use ieee.std_logic_1164.all;　　entity decoder_2_to_4 is　　port (&l

80、t;/p>　　sel: in std_logic_vector(1 downto 0);　　sel00: out std_logic;　　sel01: out std_logic;　　sel02: out std_logic;　　sel03:

81、 out std_logic );　　end decoder_2_to_4;　　architecture Behavioral of decoder_2_to_4 is　　begin　　sel00 <= (not sel(1))

82、 and (not sel(0));　　sel01 <= (not sel(1)) and sel(0) ;　　sel02 <= sel(1) and (not sel(0)) ;　　sel03 <= sel(1) and sel(0) ;　　end B

83、ehavioral;　　4選1選擇器mux_4_to_1　　4-1 選擇器的引腳如下圖所示：　　圖4-1選擇器　　library ieee;　　use ieee.std_logic_1164.

84、all;　　entity mux_4_to_1 is　　port (　　input0,　　input1,<b&

85、gt;　　input2,　　input3: in std_logic_vector(15 downto 0);　　sel: in std_logic_vector(1 downto 0);　　out_put: out std_logic_vector(15 downto 0))

86、;　　end mux_4_to_1;　　architecture Behavioral of mux_4_to_1 is　　begin　　mux: process(sel, input0, input1, input2, input3

87、)　　begin　　case sel is 　　when "00" => 　　out_put <= input0;　　when "01" =

88、> 　　out_put <= input1;　　when "10" => 　　out_put <= Input2;　　when "11" => 　　out_pu

89、t <= Input3;　　end case;　　end process;　　end Behavioral;　　通用寄存器組regfile　　library ieee;

90、;　　use ieee.std_logic_1164.all;　　use work.exp_cpu_components.all;　　entity regfile is　　port ( DR: in std_logic_vector(1 downto 0); --源寄存器號<

91、/p>　　SR: in std_logic_vector(1 downto 0); --目的寄存器號 　　reset: in std_logic;　　write: in std_logic;--寫寄存器信號

92、　　clk: in std_logic;　　d_input: in std_logic_vector(15 downto 0); --寫寄存器的數(shù)據(jù)　　change_z: in std_logic;--如果為1，則重新設(shè)置z標(biāo)志　　change_c: in std_logic;

93、　　c_in: in std_logic;　　z_in: in std_logic;　　R0,R1,R2,R3: out std_logic_vector(15 downto 0);　　output_DR: out std_logic_vector(15 downto 0

94、); 　　output_SR: out std_logic_vector(15 downto 0);　　c_out: out std_logic;　　z_out: out std_logic );　　end regfile;<

95、;/p>　　architecture struct of regfile is　　signal reg00, reg01, reg02,reg03: std_logic_vector(15 downto 0);　　signal sel00, sel01, sel02, sel03: std_logic;

96、　　begin　　R0 <= reg00;　　R1 <= reg01;　　R2 <= reg02;　　R3 <= reg03;　　z_c_proc:

97、process(reset,clk) --對指令執(zhí)行結(jié)束后的z、c標(biāo)志進(jìn)行處理　　begin　　if reset = '0' then　　z_out <= '0';　　c_out <= &

98、#39;0';　　elsif clk'event and clk = '0' then if change_z = '1' then　　z_out <= z_in;　　end if;<p&g

99、t;　　if change_c = '1' then　　c_out <= c_in;　　end if;　　end if;　　end process;&

100、lt;p>　　Areg00: reg port map(--寄存器R0　　reset=> reset,　　d_input=> d_input,　　clk=> clk,　　write=> write,

101、　　sel=> sel00,　　q_output=> reg00);　　Areg01: reg port map(--寄存器R1　　reset=> reset,　　d_input=> d_input,</p

102、>　　clk=> clk,　　write=> write,　　sel => sel01,　　q_output=> reg01);　　Areg02: reg port map(--寄存器R2<

103、/p>　　reset=> reset,　　d_input=> d_input,　　clk=> clk,　　write=> write,　　sel=> sel02,&

104、lt;p>　　q_output=> reg02);　　Areg03: reg port map(--寄存器R3　　reset=> reset,　　d_input=> d_input,　　clk=> clk,<

105、/p>　　write=> write,　　sel=> sel03,　　q_output=> reg03);　　des_decoder: decoder_2_to_4 port map(--2 — 4譯碼器　　se

106、l => DR,　　sel00 => sel00,　　sel01 => sel01,　　sel02 => sel02,　　sel03 => sel03 );　　muxB: mux_4_to_

107、1 port map(--目的寄存器讀出4選1選擇器　　input0 => reg00,　　input1 => reg01,　　input2 => reg02,　　input3 => reg03,<p&g

108、t;　　sel => DR,　　out_put => output_DR);　　muxA: mux_4_to_1 PORT MAP(--源寄存器讀出4選1選擇器　　input0 => reg00,　　input1 => reg0

109、1,　　input2 => reg02,　　input3 => reg03,　　sel => SR,　　out_put => output_SR);　　end struct;&

110、lt;p>　　2、取指部分instru_fetch　　取指部分完成4項工作：　　（1）產(chǎn)生時鐘信號、和，供實驗CPU各部分使用　?。?）在復(fù)位信號reset為低時將PC復(fù)位為0；在一條指令執(zhí)行結(jié)束后，根據(jù)指令執(zhí)行的結(jié)果在的下降沿改變PC的值。　?。?）將從存儲器讀出

111、的指令的堆一個字在的上升沿送至指令寄存器IR中。　　（4）計算PC+1的值pc_inc，為雙字指令取第二個指令字做準(zhǔn)備。　　取指部分instru_fetch源代碼　　取指部分的各引腳關(guān)系如圖：　　圖instru_fetch　　li

112、brary ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　use work.exp_cpu_components.

113、all;　　entity instru_fetch is　　port(reset,clk:in std_logic;　　data_read: in std_logic_vector(15 downto 0); --存儲器讀出的數(shù)　　lj_instruct: in st

114、d_logic; --長轉(zhuǎn)移指令　　DW_intruct:in std_logic;　　c_z_j_flag: in std_logic; --為1時進(jìn)行條件轉(zhuǎn)移　　sjmp_addr: in std_logic_vector(15 downto 0); --條件轉(zhuǎn)移指令的轉(zhuǎn)移地址&l

115、t;p>　　t1,t2,t3: buffer std_logic;　　pc: buffer std_logic_vector(15 downto 0);　　pc_inc: buffer std_logic_vector(15 downto 0);　　IR: out std_logic_v

116、ector(15 downto 0));　　end instru_fetch;　　architecture behav of instru_fetch is signal start:std_logic;　　begin　　IR_p

117、oc: process(reset,t2)　　begin　　if reset = '0' then　　IR <= x"7000"; --nop指令　　elsif t2'event a

118、nd t2 = '1' then　　IR <= data_read;　　end if;　　end process;　　process(reset,clk)

119、;　　begin　　if reset = '0' then　　start <= '1';　　else　　if clk'event and clk ='0'

120、; then start <= '0';　　end if;　　end if;　　end process;　　process(reset,clk)

121、　　begin　　if reset = '0' then　　t1 <= '0';　　t2 <= '0';　　t3 <= '0';&l

122、t;/p>　　elsif clk'event and clk = '1' then t1 <= start or t3;　　t2 <= t1;　　t3 <= t2;&

123、lt;b>　　end if;　　end process;　　pc_inc <= pc + '1';--為取雙字指令的第2個字或者計算相對轉(zhuǎn)移地址做準(zhǔn)備　　PC_proc:process(reset,t3)<b&g

124、t;　　begin　　if reset = '0' then　　pc <= x"0000";　　elsif t3'event and t3 = '0' then　　if lj_instr

125、uct = '1' then　　pc <= data_read;　　elsif c_z_j_flag ='1' then　　pc <= sjmp_addr;　　elsif DW_intruct = '1' the

126、n　　pc <= pc + "10";　　else　　pc <= pc_inc;　　end if;　　e

127、nd if;　　end process;　　end behav;　　指令譯碼部分decoder_unit　　指令譯碼部分根據(jù)指令寄存器IR的值產(chǎn)生實驗CPU所需要的各種控制信號和其他信號：　　SR：源寄存器號（

128、編址）　　DR：目的寄存器號（編址）　　Op_code：控制ALU進(jìn)行8種運(yùn)算操作的3位編碼　　Zj_instruct:為1表示本條指令是條“JNZ ADR”指令　　Cj_instruct: 為1表示本條指令是條“JNC ADR”指令<p&g

129、t;　　Lj_instruct: 為1表示本條指令是條“JMP ADR”指令　　DRWr：為1表示在的下降沿將本條指令的執(zhí)行結(jié)果寫入目的寄存器　　Mem_Write：為1表示本條指令有存儲器寫操作，存儲器的地址是源寄存器的內(nèi)容。　　DW_instruct：為1表示本條指令是雙字指令<

130、p>　　Change_z：為1表示本條指令可能改變Z（結(jié)果為0）標(biāo)志　　Change_c：為1表示本條指令可能改變C（進(jìn)位）標(biāo)志　　Sel_memdata：為1表四本條指令寫入目的寄存器的值來自讀寄存器　　R_sjmp_addr：計算條件轉(zhuǎn)移地址所需要的16位相對地址。它是由條件轉(zhuǎn)移指令中的8位相對地址經(jīng)過

131、符號擴(kuò)展生成的。　　指令譯碼器在傳統(tǒng)上屬于控制器部分，是控制器的核心。所謂組合邏輯控制器是指指令譯碼器是有組合邏輯構(gòu)成的，所謂微程序控制器是指指令譯碼器主要由控制存儲器ROM和少許組合邏輯構(gòu)成的。　　指令譯碼部分decoder_unit源代碼：　　decoder_unit的引腳關(guān)系如下圖：

132、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　use work.exp_cp

133、u_components.all;　　entity decoder_unit is　　port (IR: in std_logic_vector(15 downto 0);　　SR: out std_logic_vector(1 downto 0);　　D

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