soc設(shè)計(jì)驗(yàn)證技術(shù)發(fā)展綜述

1、SoCSoC設(shè)計(jì)驗(yàn)證技術(shù)發(fā)展綜述設(shè)計(jì)驗(yàn)證技術(shù)發(fā)展綜述[原創(chuàng)2010030919:24:42]字號(hào)：大中小2010年02月28日引言隨著工藝能力和設(shè)計(jì)能力的快速發(fā)展，為了滿足嵌入式系統(tǒng)市場(chǎng)對(duì)于成本、功能和功耗的要求，SoC(SystemonaChip)設(shè)計(jì)技術(shù)已經(jīng)成為一種發(fā)展趨勢(shì)。眾所周知，迄今為止在集成電路發(fā)展過程中，摩爾定律（單芯片上所能集成的晶體管數(shù)目每18個(gè)月翻一番）一直在起作用，因此SoC的規(guī)模和功能在不斷急劇膨脹，使得設(shè)計(jì)驗(yàn)證

2、日益重要，向業(yè)界提出了巨大挑戰(zhàn)，已成為了整個(gè)SoC設(shè)計(jì)流程的瓶頸[1]。目前芯片一次投片成功率只有35左右，造成芯片重復(fù)投片的主要原因就是驗(yàn)證不夠充分。SoC設(shè)計(jì)的驗(yàn)證需要投入的資源已占整個(gè)設(shè)計(jì)資源的60~80。1999年當(dāng)VSIA[1]舉行驗(yàn)證專題會(huì)時(shí)，許多世界級(jí)驗(yàn)證專家得出結(jié)論：驗(yàn)證是件困難的事（hard）幾周后更把結(jié)論更正為“Verificationisnotharditisveryhard“?，F(xiàn)在愈來愈達(dá)成共識(shí)：?jiǎn)我坏脑O(shè)計(jì)工具難

3、以解決驗(yàn)證問題，而需要一系列復(fù)雜的工具和技術(shù)，來減少設(shè)計(jì)錯(cuò)誤數(shù)，使之qvodqvod鄰家特工鄰家特工英文英文達(dá)到可接受的程度。SoC經(jīng)過6、7年的發(fā)展，有了廣闊的市場(chǎng)。SoC驗(yàn)證研究領(lǐng)域在驗(yàn)證技術(shù)、驗(yàn)證方法學(xué)、測(cè)試碼提取、驗(yàn)證描述語言、IP核重用驗(yàn)證、驗(yàn)證流程及驗(yàn)證評(píng)估方面取得了長(zhǎng)足進(jìn)步。但總體而言驗(yàn)證技術(shù)已經(jīng)落后于設(shè)計(jì)和制造能力，模擬和驗(yàn)證工作成為整個(gè)SoC學(xué)科發(fā)展的制約瓶頸，給提高設(shè)計(jì)生產(chǎn)率造成了障礙。如何構(gòu)建一種更快更好的設(shè)計(jì)驗(yàn)證

4、方法學(xué)是當(dāng)前SoC業(yè)界所關(guān)注的問題。SoC驗(yàn)證研究?jī)?nèi)容SoC驗(yàn)證工作比較繁雜。JanickBergeron給“驗(yàn)證“下的定義是“證明一個(gè)設(shè)計(jì)的功能是否正確的過程“。SoC的驗(yàn)證工作貫穿整個(gè)設(shè)計(jì)流程，從行為級(jí)HDL[2]設(shè)計(jì)，一直到芯片設(shè)計(jì)定案之前都需要做足夠多的驗(yàn)證工作，當(dāng)前驗(yàn)證工作已經(jīng)占整個(gè)設(shè)計(jì)工作70左右。圖1是SoC“設(shè)計(jì)缺陷（BUG）“分布情況，其中功能缺陷超過60。可見SoC驗(yàn)證工作重點(diǎn)應(yīng)在功能驗(yàn)證上。SoC驗(yàn)證研究?jī)?nèi)容很多，

5、如：IP核模塊級(jí)驗(yàn)證（BlockLevelVerification）、系統(tǒng)級(jí)驗(yàn)證（SystemLevelVerification）、仿真驗(yàn)證（Simulation）、軟硬件協(xié)同驗(yàn)證(HardwareSoftwareCoverification)、等價(jià)性檢查（Equivalentchecking）、靜態(tài)時(shí)序分析和時(shí)序驗(yàn)證（Statictiminganalysis&TimingVerification）、版圖驗(yàn)證（Physicalverif

6、ication）等。隨著驗(yàn)證技術(shù)的逐步發(fā)展，驗(yàn)證方法由最初的直接測(cè)試向量生成（DirectedTestVectGeneration）到約束隨機(jī)測(cè)試(ConstraintedRomTest)再到覆蓋驅(qū)動(dòng)驗(yàn)證(CoveragedrivenVerification)一直到最新的基于斷言的驗(yàn)證方法(AssertionbasedVerification)各種驗(yàn)證方法在不斷創(chuàng)新發(fā)展。SoC驗(yàn)證流程與技術(shù)3.1SoC驗(yàn)證流程與計(jì)劃SoC的驗(yàn)證工作始終

7、貫穿整個(gè)設(shè)計(jì)流程。從階段劃分上說，SoC驗(yàn)證可以分為功能驗(yàn)證、等價(jià)性驗(yàn)證、靜態(tài)時(shí)序分析、動(dòng)態(tài)時(shí)序分析和版圖驗(yàn)證等幾個(gè)主要階段，如圖2所示。功能性能要求，并實(shí)現(xiàn)行為功能設(shè)計(jì)，然后映射到相應(yīng)的體系結(jié)構(gòu)上（設(shè)計(jì)輸入、硬IP核、軟IP核、軟硬件劃分、性能分析、總體優(yōu)化、性價(jià)比評(píng)估等反復(fù)疊代），最后進(jìn)行系統(tǒng)級(jí)驗(yàn)證，如圖4所示。在系統(tǒng)級(jí)驗(yàn)證中，往往要構(gòu)建虛擬目標(biāo)系統(tǒng)，如中科SoC芯片在實(shí)施驗(yàn)證時(shí)，將其所有對(duì)外接口掛接許多虛擬IP核，同時(shí)編制了BIO

8、S[4]、RTOS[5]及應(yīng)用測(cè)試程序（包括驅(qū)動(dòng)程序）。首先做功能驗(yàn)證，驗(yàn)證是否滿足要求；其次做軟硬件性能驗(yàn)證；第三做系統(tǒng)級(jí)基準(zhǔn)測(cè)試（自頂向下驗(yàn)證策略），抽取特定功能，編制測(cè)試向量程序，定義對(duì)錯(cuò)條件，覆蓋所有功能，形成基準(zhǔn)測(cè)試程序（反復(fù)迭代），用于模擬仿真。3.2.3模擬仿真在復(fù)雜SoC設(shè)計(jì)開發(fā)中，模擬仿真占整個(gè)驗(yàn)證工程師團(tuán)隊(duì)工作量的40~70[1]，由于成本和市場(chǎng)壓力，尋找靈巧的仿真技術(shù)顯得十分迫切。功能仿真：主要關(guān)注模塊模塊（IP核

9、IP核）間互連驗(yàn)證、系統(tǒng)總線協(xié)調(diào)性驗(yàn)證和標(biāo)準(zhǔn)規(guī)范兼容性驗(yàn)證等，由于復(fù)雜度高，可通過事件驅(qū)動(dòng)和加速技術(shù)，如硬件加速器、模擬發(fā)生器和快速建模試驗(yàn)等來加速和簡(jiǎn)化仿真工作?；鶞?zhǔn)測(cè)試包：首先搭建SoC整體架構(gòu)，然后將每一模塊（IP核）經(jīng)基準(zhǔn)測(cè)試包掛接到系統(tǒng)總線上。這些基準(zhǔn)測(cè)試包有利于缺陷的識(shí)別工作，但它們不是設(shè)計(jì)工作的一部分，而是為了驗(yàn)證而引入的?；鶞?zhǔn)測(cè)試包測(cè)試向量來自于IP核供應(yīng)商、直接隨機(jī)產(chǎn)生、手工編制或由系統(tǒng)級(jí)測(cè)試捕獲。事件驅(qū)動(dòng)仿真：使用比

10、較普遍，像NC_Verilog、VCS等均支持，但受芯片規(guī)模和性能限制。首先設(shè)計(jì)代碼被仿真工具所接受，其次編制基準(zhǔn)測(cè)試向量（波形或RTL[6]），第三運(yùn)行仿真，第四通過單步調(diào)試，錯(cuò)誤定位、改正后可再次仿真。時(shí)鐘驅(qū)動(dòng)仿真：在每一時(shí)鐘結(jié)束時(shí)計(jì)算電路穩(wěn)態(tài)響應(yīng)，不考慮時(shí)序方面的問題，時(shí)序需要靜態(tài)時(shí)序分析工具來驗(yàn)證是否滿足要求。時(shí)鐘驅(qū)動(dòng)仿真比事件驅(qū)動(dòng)仿真速度要快10~100倍，適合大規(guī)模電路仿真。基于傳輸仿真：傳輸操作是指?jìng)鬏斕摂M部件（TVM[7

11、]）和設(shè)計(jì)模塊間的數(shù)據(jù)或控制傳遞，簡(jiǎn)單的如訪存讀操作，復(fù)雜的如結(jié)構(gòu)化數(shù)據(jù)包傳遞。首先獲取或編制TVM，其次確定測(cè)試內(nèi)容，第三步編譯和連接，第四步進(jìn)行仿真，第五步作輸出分析，最后做功能覆蓋分析。3.2.4FPGA驗(yàn)證隨著半導(dǎo)體制造技術(shù)不斷的前進(jìn)和相應(yīng)的設(shè)計(jì)規(guī)模以及復(fù)雜度飛速的增長(zhǎng)，使得傳統(tǒng)的軟件仿真工具已不可能完全解決功能驗(yàn)證的問題。而且一些需要處理大量實(shí)時(shí)數(shù)據(jù)的應(yīng)用（如視頻）也越來越多，因此要求能夠在接近實(shí)時(shí)的條件下進(jìn)行功能驗(yàn)證[2]。

12、FPGA[8]驗(yàn)證成為SoC設(shè)計(jì)流程中重要的一個(gè)環(huán)節(jié)一方面作為硬件驗(yàn)證工具，可以將所設(shè)計(jì)的RTL級(jí)代碼綜合實(shí)現(xiàn)后寫入FPGA芯片進(jìn)行調(diào)試檢錯(cuò)；另一方面可以進(jìn)行軟件部分的并行開發(fā)，在驗(yàn)證板上檢測(cè)驅(qū)動(dòng)程序、啟動(dòng)操作系統(tǒng)。FPGA驗(yàn)證的流程相當(dāng)于一個(gè)FPGA設(shè)計(jì)的主要流程，它主要分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載、下載后板級(jí)調(diào)試檢錯(cuò)這幾個(gè)步驟?？偟膩碚f，F(xiàn)PGA驗(yàn)證是整個(gè)SoC設(shè)計(jì)中一個(gè)重要而且有效的驗(yàn)