qca的設(shè)計(jì)方法

1、QCA電路的設(shè)計(jì)方法用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路稱為數(shù)字電路或數(shù)字系統(tǒng)。由于它具有邏輯運(yùn)算和邏輯處理功能，所以又稱數(shù)字邏輯電路。現(xiàn)代的數(shù)字電路由半導(dǎo)體工藝制成的若干數(shù)字集成器件構(gòu)造而成。邏輯門是數(shù)字邏輯電路的基本單元。存儲(chǔ)器是用來(lái)存儲(chǔ)二值數(shù)據(jù)的數(shù)字電路。從整體上看，數(shù)字電路可以分為組合邏輯電路和時(shí)序邏輯電路兩大類。組合邏輯電路為了用QCA設(shè)計(jì)組合邏輯電路，我們需要一種能夠表示布爾函數(shù)的方法。在QCA中，最佳的設(shè)計(jì)是

2、使用多數(shù)邏輯門。這與傳統(tǒng)數(shù)字電路中使用與門和或門之間，僅僅是因技術(shù)的改變引起邏輯風(fēng)格的變化，但是關(guān)于設(shè)計(jì)風(fēng)格的固有觀念仍然相同。首先，對(duì)于使用多數(shù)邏輯門為基本單元的綜合小型布爾電路，以與門和或門為輸入的三輸入多數(shù)門為例，如圖所示：對(duì)于復(fù)雜的組合邏輯電路，用多數(shù)邏輯門表示電路，首先要用卡諾圖化簡(jiǎn)法化簡(jiǎn)邏輯函數(shù)?？ㄖZ圖是真值表的變形，它可以將有n個(gè)變量的邏輯函數(shù)的2n個(gè)最小項(xiàng)組織在給定的方格矩陣中，同時(shí)為相鄰最小項(xiàng)（相鄰與項(xiàng)）運(yùn)用鄰接律化簡(jiǎn)

3、提供了直觀的圖形工具。卡諾圖具有一個(gè)重要性質(zhì)：可以從圖形上直觀地找出相鄰最小項(xiàng)。兩個(gè)相鄰最小項(xiàng)可以合并為一個(gè)與項(xiàng)并消去一個(gè)變量。在討論這種方法之前，以一個(gè)包含4個(gè)非相鄰最小項(xiàng)的布爾電路為例，介紹根據(jù)目前方法【1】表示電路需要的原則：原則：（1）確定布爾函數(shù)是不是多數(shù)門函數(shù)。布爾函數(shù)表示一個(gè)多數(shù)門函數(shù)只有它的4個(gè)最小項(xiàng)在卡諾圖中形成“T”或“倒T”結(jié)構(gòu)，注意，不是多數(shù)門函數(shù)。（2）如果函數(shù)不是多數(shù)門函數(shù)，將函數(shù)分解成盡可能少的多數(shù)門函數(shù)。

4、要做到這一點(diǎn)，在卡諾圖中找到形成“T”或“倒T”結(jié)構(gòu)且邏輯上相鄰的four0cubes；如果使用表格結(jié)構(gòu)，我們需要找到一個(gè)以最小項(xiàng)或最大項(xiàng)為根的由三部分組成的樹結(jié)構(gòu)。不管在T或數(shù)結(jié)構(gòu)中，最多只有一個(gè)最大項(xiàng)。D觸發(fā)器可以通過帶有4個(gè)時(shí)區(qū)的QCA二進(jìn)制線構(gòu)建，在這種方法中，輸入信號(hào)傳輸?shù)捷敵龆酥辽傩枰?個(gè)完整的時(shí)鐘周期的延遲而且通過時(shí)間的安排對(duì)控制端進(jìn)行控制。注意，對(duì)時(shí)間的安排和信號(hào)延遲需要仔細(xì)考慮。在傳統(tǒng)的邏輯電路設(shè)計(jì)中，時(shí)序邏輯電路常常

5、需要同步運(yùn)行，這種電路可由Mealy狀態(tài)機(jī)模型（其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)）表示，Mealy模型由觸發(fā)器和組合邏輯兩部分構(gòu)成。同樣，該模型可用于用QCA表示的時(shí)序邏輯電路中。在QCA電路中，四相時(shí)鐘信號(hào)不僅控制觸發(fā)器電路而且控制組合門電路。因此，在QCA設(shè)計(jì)中一個(gè)重要的時(shí)間限制是對(duì)任何一個(gè)邏輯門，所有的輸入必須同時(shí)到達(dá)，即所有的輸入必須在同一個(gè)時(shí)

6、區(qū)。在同步時(shí)序邏輯電路中，不僅所有輸入需要在同一時(shí)區(qū)，而且所有的觸發(fā)器應(yīng)該在同一時(shí)間進(jìn)行計(jì)算。因此，當(dāng)進(jìn)行這種類型的QCA電路設(shè)計(jì)時(shí)，必須確保所有有觸發(fā)器電路輸出（經(jīng)過組合邏輯電路）到下個(gè)觸發(fā)器輸入之間的所有路徑中的信號(hào)有相同的延遲，這樣就能滿足所有觸發(fā)器電路的輸入同時(shí)到達(dá)。由上述原則可得RS觸發(fā)器電路時(shí)間限制如下：（1）所有的狀態(tài)變量必須同時(shí)更新。如果在觸發(fā)器電路中，狀態(tài)變量是MV電路的輸出，那么，觸發(fā)器電路中的所有MV電路必須處于同

7、一時(shí)區(qū)。（2）對(duì)每個(gè)MV，所有輸入必須同時(shí)到達(dá)。即所有觸發(fā)器電路中的一個(gè)MV輸出信號(hào)到另一個(gè)該電路中的MV的輸入端的所有路徑必須具有相同的時(shí)間延遲。為了滿足QCA時(shí)序邏輯電路中的時(shí)間限制，作者提出了一種分配時(shí)區(qū)的拉伸算法。在該算法中，基本門電路包括MV電路、INV電路、扇出和線。作者還對(duì)QCA電路中由平面交聯(lián)引起的時(shí)間限制提出了一種分配算法。以上具體算法課參看論文【3】。方法2：通過卡諾圖化簡(jiǎn)，然后以多數(shù)門邏輯電路作為基本單元[4]。以