eda技術(shù)課后參考答案陳炳權(quán)曾慶立

1、答案由個(gè)人做出，可能有不全或錯(cuò)誤之處，歡迎大家批評指正。答案由個(gè)人做出，可能有不全或錯(cuò)誤之處，歡迎大家批評指正。第一章第一章1.EDA1.EDA的英文全稱及其中文含義是什么？的英文全稱及其中文含義是什么？答：EDA是ElectronicDesignAutomation，其中文含義是“電子設(shè)計(jì)自動化”。2.2.什么叫什么叫EDAEDA技術(shù)？簡述技術(shù)？簡述EDAEDA技術(shù)的發(fā)展歷程。技術(shù)的發(fā)展歷程。答：EDA技術(shù)有狹義和廣義之分，狹義EDA

2、技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IESASIC自動設(shè)計(jì)技術(shù)。3.3.

3、簡述用簡述用EDAEDA技術(shù)設(shè)計(jì)電路的設(shè)計(jì)流程。技術(shù)設(shè)計(jì)電路的設(shè)計(jì)流程。答EDA設(shè)計(jì)流程包括：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)、器件編程、器件測試和設(shè)計(jì)驗(yàn)證。4.4.什么叫什么叫”綜合綜合”和”網(wǎng)表文件網(wǎng)表文件””答:(A)在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸

4、級(RegisterTransptLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動化中處于核心地位。(B)網(wǎng)表文件是描述電路的連接關(guān)系的文件，一般以文本文件的形式存在。英文為listfile格式有cdlspiceaucdl...等5.5

5、.從使用的角度來講，從使用的角度來講，EDAEDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的設(shè)計(jì)中分別起什么作用設(shè)計(jì)中分別起什么作用答:EDA技術(shù)的學(xué)習(xí)主要應(yīng)掌握4個(gè)方面的內(nèi)容：①大規(guī)?？删幊踢壿嬈骷?；②硬件描述語言；③軟件開發(fā)工具；④實(shí)驗(yàn)開發(fā)系統(tǒng)。6.目前流行的主流廠家的EDA的軟件工具有哪些？比較這些EDA軟件的差異。答:（1）目前比較流行的主流廠家的EDA的軟件工具

6、有Altera的MAXplusII、QuartusII、Lattice的ispEXPERT、Xilinx的FoundationSeries。（2）MaxplusII是A1tera公司推出的一個(gè)使用非常廣泛的EDA軟件工具，它支持原理圖、VHDL和Verilog語言的文本文件，以及波形圖與EDIF等格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)。它具有門級仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在適配之后，Max

7、plusII生成供時(shí)序仿真用的Edif、VHDL和Verilog3種不同格式的網(wǎng)表文件。MaxplusII界面友好，使用便捷，被譽(yù)為業(yè)界最易學(xué)易用的EDA軟件，并支持主流的第三方EDA工具，支持除APEx20K系列之外的所有A1tera5.嵌套BLOCK的可視性規(guī)則是什么？以嵌套BLOCK的語句方式設(shè)計(jì)三個(gè)并列的3輸入或門。答：BLOCK是VHD中具有的一種劃分機(jī)制，這種機(jī)制允許設(shè)計(jì)者合理地將一個(gè)模塊分為數(shù)個(gè)區(qū)域，在每個(gè)塊都能對其局部信

8、號、數(shù)據(jù)類型和常量加以描述和定義。任何能在結(jié)構(gòu)體的說明部分進(jìn)行說明的對象都能在BLOCK說明部分中進(jìn)行說明。相關(guān)參考代碼：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYtriple_inputISPT(A:INSTD_LOGICB:INSTD_LOGICC:INSTD_LOGICOUTA:OUTSTD_LOGIC)ENDtriple_in

9、putARCHITECTUREADOOFtriple_inputISBEGINOUTA=ABCENDADO6.簡述函數(shù)與過程的異同點(diǎn)，過程與進(jìn)程的異同點(diǎn)。答：子程序有兩種類型，即過程（PROCEDURE)和函數(shù)（FUNCTION)。函數(shù)和過程都是串行的。它們的區(qū)別在于：過程的調(diào)用可以通過其界面獲得多個(gè)返回值，而函數(shù)只能返回一個(gè)值；在函數(shù)入口中，所有參數(shù)都是輸入?yún)?shù)，而過程有輸入?yún)?shù)、輸出參數(shù)和雙向參數(shù)；過程一般被看作一種語句結(jié)構(gòu)，而函數(shù)

10、通常是表達(dá)式的一部分；過程可以單獨(dú)存在，而函數(shù)通常作為語句的一部分調(diào)用。過程和進(jìn)程的相同點(diǎn)：只能使用順序語句，可以單獨(dú)存在。不同點(diǎn)：過程不能像進(jìn)程那樣可以從本結(jié)構(gòu)體的其他塊或進(jìn)程結(jié)構(gòu)中直接讀取信號值或者信號賦值。7、判斷下列、判斷下列VHDL標(biāo)識符是否合法，如果不合法則指出原因：標(biāo)識符是否合法，如果不合法則指出原因：16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，74HC574，CLRR

11、ESET，IN4SCLK，D100%。答：識符用法規(guī)定：（1）只能包含英文字母，數(shù)字，下劃線（2）標(biāo)識符的首字符只能是字母。故：（1）16#0FA#錯(cuò)在首字符是數(shù)字，且包含非法字符“#“。10#12F#、8#789#，8#356#，2#0101010#，74HC245也是犯同一錯(cuò)誤。（2）74HC574CLRRESETIN4SCLKD100%都是非法包含非法字符….8、討論數(shù)據(jù)對象信號與變量間的異同處，說明它們的使用對所形成的硬件結(jié)構(gòu)有

12、何影響。、討論數(shù)據(jù)對象信號與變量間的異同處，說明它們的使用對所形成的硬件結(jié)構(gòu)有何影響。答：在VHDL中，對象是指用來保持?jǐn)?shù)據(jù)的一些客體單元。信號跟變量是VHDL中的重要客體。信號是指在設(shè)計(jì)實(shí)體中數(shù)據(jù)交換的一種手段，采用信號對象可以把設(shè)計(jì)實(shí)體連接在一起形成模塊。在硬件電路中代表一條硬件連線，有時(shí)信號會被綜合成一個(gè)寄存器。變量主要是對暫時(shí)數(shù)據(jù)進(jìn)行局部存儲，它是一個(gè)局部量。信號與變量在使用前都必需先聲明后使用，否則會產(chǎn)生編譯錯(cuò)誤。信號可以ar