verilog的仿真問題

1、你好，我們在做verilog仿真時遇到了一些問題，希望你能幫我們看看。下面我就簡要的說說什么問題啊！就是如下所示的原理圖：電路主要由一個DIV8分頻的模塊、一個DIV2分頻的模塊和外部一些控制的信號模塊組成，使得這兩個分頻模塊能夠正常工作，從而實現(xiàn)電路的計數(shù)功能（當CLK_AFTER_DIV輸入端輸入時鐘脈沖數(shù)為256時，OUT端輸出一個高電平）。INPUT的端口有：CLK_32.768：時鐘信號，上升有效。CLK_AFTER_DIV：

2、分頻模塊出來的時鐘信號，作為DIV8的時鐘信號。HOLD：DIV8的控制端口，低電平有效，高電平則保持上一個狀態(tài)。IN7：控制端口，高電平有效。IN8：控制端口，低電平有效。IN9：控制端口，低電平有效。S_0：控制端口，低電平有效。CON：控制端口，高電平有效。即輸出端OUT出現(xiàn)很多不定態(tài)。而且沒有實現(xiàn)分頻的效果。其中仿真語言編寫如下：initialbeginCLK_32_768=1b0CLK_AFTER_DIV=1b0CLR_0=1

3、b1CON=1b1HOLD=1b0IN7=1b1IN8=1b0IN9=1b0S_0=1b0endalways#1CLK_32_768=~CLK_32_768always#1.5CLK_AFTER_DIV=~CLK_AFTER_DIVinitial#1000$finish我們仔細分析了下上述原理圖后，發(fā)現(xiàn)問題是出在原理圖中的一個模塊名為DIV8_BLOCK的模塊。DIV8_BLOCK的模塊是實現(xiàn)256分頻的電路，他是由8個2分頻的電路模塊