基于System Verilog-VMM的仿真環(huán)境設(shè)計及其應(yīng)用.pdf_第1頁
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文檔簡介

1、在當(dāng)今百萬甚至上千萬門級的ASIC設(shè)計中，驗證消耗了整個設(shè)計投入的大約70％，已經(jīng)成為項目的關(guān)鍵路徑。如何解決芯片的驗證效率和驗證質(zhì)量已成為當(dāng)今芯片設(shè)計的當(dāng)務(wù)之急。本文介紹的是以 Verilog編寫的RTL設(shè)計做為被測試目標(biāo)，基于System Verilog驗證語言以及其自帶的強大的驗證方法學(xué)結(jié)合SYNOPSYS公司的VCS仿真工具完成模塊級的驗證新方法。該方法主要是針對于數(shù)字邏輯模塊的功能驗證階段，融合了隨機測試等驗證手段來保證驗證的

2、正確性、全面性。
　　論文對當(dāng)今幾種主流的驗證語言進行了詳細(xì)的比較，并且重點介紹了System Verilog這種驗證語言的特點和優(yōu)勢所在，同時對其中的VMM方法學(xué)和標(biāo)準(zhǔn)驗證架構(gòu)做了詳細(xì)的闡述和講解。此外，文章從一名 ASIC驗證人員的角度，著重介紹了在芯片開發(fā)過程中一名驗證人員對一個模塊的完整的驗證流程，并通過對流程中的每一階段所需工作的具體講解，給出一些驗證過程中需要注意的細(xì)節(jié)。
　　論文中通過對 SystemVeril

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