eda理論復(fù)習(xí)題資料

1、一、選擇填空1下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A.原理圖HDL文本輸入B.適配C.時(shí)序仿真D.編程下載E.硬件測(cè)試F.綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGACPLD設(shè)計(jì)流程：A→______→_____→_______→D→_______2PLD的可編程主要基于A.LUT結(jié)構(gòu)或者B.乘積項(xiàng)結(jié)構(gòu)：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于_________CPLD基于_________3在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要

2、針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對(duì)于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機(jī)編碼方式適合于_______器件；順序編碼狀態(tài)機(jī)編碼方式適合于________器件；4下列優(yōu)化方法中那兩種是速度優(yōu)化方法：______、____A.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化單項(xiàng)選擇題：單項(xiàng)選擇題：5綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中，______是錯(cuò)

3、誤的。A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；6嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)______。A.條件相與的邏輯B.條件相或的邏輯C.條件相異或的邏輯D.三態(tài)控制電路

4、7在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vect，試指出下面那個(gè)賦值語句是錯(cuò)誤的。A.idata=“00001111”B.idata=b”0000_1111”C.idata=X”AB”D.idata=B”21”14.下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的______。A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向

5、上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述；D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。15.在VHDL語言中，下列對(duì)進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_______。A.PROCESS為一無限循環(huán)語句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。B.敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成；D.當(dāng)前進(jìn)程中聲

6、明的變量不可用于其他進(jìn)程。16.嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)________。A.帶優(yōu)先級(jí)且條件相與的邏輯電路；B.條件相或的邏輯電路；C.三態(tài)控制電路；D.雙向控制電路。17.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化，以及提高運(yùn)行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：___________。A.流水線設(shè)計(jì)B.串行化C.關(guān)鍵路徑法D.寄存器配平18.在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為i

7、nteger，數(shù)據(jù)范圍0to127，下面哪個(gè)賦值語句是正確的________。A.idata:=32B.idata=16#A0#C.idata=16#7#E1D.idata:=B#1010#20.下列那個(gè)流程是正確的基于EDA軟件的FPGACPLD設(shè)計(jì)流程：（）A.原理圖HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B.原理圖HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C.原理圖HDL文本輸入→功能仿真→綜合→編程

8、下載→→適配硬件測(cè)試；D.原理圖HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試21.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)