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文檔簡介
1、第7章 常用集成時序邏輯器件及應用,7.1 集成計數(shù)器 7.2 集成寄存器和移位寄存器 7.3 序列信號發(fā)生器 7.4 以MSI為核心的同步時序電路的分析與設計,7.1 集 成 計 數(shù) 器,集成計數(shù)器具有功能較完善、通用性強、功耗低、工作速率高且可以自擴展等許多優(yōu)點,因而得到廣泛應用。 目前由TTL和CMOS電路構(gòu)成的MSI計數(shù)器都有許多品種, 表 7-1 列出了幾種常用TTL型MSI計數(shù)器的型號及工作特點。,表 7-1 常用TT
2、L型MSI計數(shù)器,7.1.1 常用集成計數(shù)器功能分析,1. 異步集成計數(shù)器74LS90 74LS90是二—五—十進制異步計數(shù)器,其內(nèi)部邏輯電路及傳統(tǒng)邏輯符號分別如圖7-1(a)、 (b)所示。它包含兩個獨立的下降沿觸發(fā)的計數(shù)器,即模2(二進制)和模5(五進制)計數(shù)器; 異步清0端R01、R02和異步置9端S91、S92均為高電平有效,圖 7-1(c)為74LS90的簡化結(jié)構(gòu)框圖。采用這種結(jié)構(gòu)可以增加使用的靈活性。74L
3、S196、74LS293等異步計數(shù)器多采用這種結(jié)構(gòu)。,圖 7-1 74LS90計數(shù)器(a) 邏輯圖; (b) 傳統(tǒng)邏輯符號; (c) 結(jié)構(gòu)框圖,74LS90的功能表如表7-2 所示。從表中看出,當R01R02=1, S91S92=0時,無論時鐘如何,輸出全部清0;而當S91S92=1時,無論時鐘和清0信號R01、R02如何,輸出就置9。這說明清0、置9都是異步操作,而且置9是優(yōu)先的,所以稱R01、R02為異步清0端,S91、S92
4、為異步置9端。,表 7-2 74LS90功能表,當滿足R01R02=0、S91S92=0時電路才能執(zhí)行計數(shù)操作,根據(jù)CP1、CP2的各種接法可以實現(xiàn)不同的計數(shù)功能。當計數(shù)脈沖從CP1輸入,CP2不加信號時,QA端輸出2分頻信號,即實現(xiàn)二進制計數(shù)。當CP1不加信號,計數(shù)脈沖從CP2輸入時,QD、 QC、QB實現(xiàn)五進制計數(shù)。實現(xiàn)十進制計數(shù)有兩種接法。圖7-2(a)是8421 BCD碼接法,先模2計數(shù),后模5計數(shù),由QD、QC、 QB、Q
5、A 輸出8421 BCD碼,最高位QD作進位輸出。圖7-2(b)是5421 BCD碼接法,先模5計數(shù),后模2計數(shù),由QA、QD、 QC、QB輸出5421 BCD碼,最高位QA作進位輸出,波形對稱。 兩種接法的狀態(tài)轉(zhuǎn)換表(也稱態(tài)序表)見表 7-3。,表 7-3 兩種接法的態(tài)序表,圖 7-2 74LS90構(gòu)成十進制計數(shù)器的兩種接法(a) 8421 BCD碼接法; (b) 5421 BCD碼接法,2. 同步集成計數(shù)器74161
6、 74161是模24(四位二進制)同步計數(shù)器,具有計數(shù)、保持、 預置、清0功能,其邏輯電路及傳統(tǒng)邏輯符號分別如圖7-3(a)、 (b)所示。它由四個JK觸發(fā)器和一些控制門組成,QD、 QC、QB、QA 是計數(shù)輸出,QD 為最高位。74LS161與74161內(nèi)部電路不同,但外部引腳圖及功能表均相同。 OC為進位輸出端,OC=QDQCQBQAT,僅當T=1且計數(shù)狀態(tài)為1111時,OC才變高,并產(chǎn)生進位信號。,圖 7-3
7、74161計數(shù)器(a) 邏輯圖; (b) 傳統(tǒng)邏輯符號,CP為計數(shù)脈沖輸入端,上升沿有效。 Cr為異步清0端,低電平有效,只要Cr=0,立即有QDQCQBQA=0000,與CP無關。 LD為同步預置端,低電平有效,當Cr=1,LD=0,在CP上升沿來到時,才能將預置輸入端D、C、B、A的數(shù)據(jù)送至輸出端,即QDQCQBQA=DCBA。 P、T為計數(shù)器允許控制端,高電平有效,只有當Cr
8、=LD=1, PT=1,在CP作用下計數(shù)器才能正常計數(shù)。當P、T中有一個為低時,各觸發(fā)器的J、K端均為0,從而使計數(shù)器處于保持狀態(tài)。P、T的區(qū)別是T影響進位輸出OC,而P則不影響OC。,表7-4 74161功能表,圖 7-4 74161 時序圖,3. 十進制可逆集成計數(shù)器74LS192,圖 7-5 74LS192傳統(tǒng)邏輯符號,表 7-5 74LS192功能表,① 該器件為雙時鐘工作方式,CP+是加計數(shù)時鐘輸入,CP-是減計數(shù)時鐘輸入,
9、均為上升沿觸發(fā),采用8421 BCD碼計數(shù)。 ② Cr為異步清0端,高電平有效。 ③ LD為異步預置控制端,低電平有效,當Cr=0、LD=0時預置輸入端D、C、B、A的數(shù)據(jù)送至輸出端,即QDQCQBQA=DCBA。 ④ 進位輸出和借位輸出是分開的。 OC為進位輸出,加法計數(shù)時,進入1001狀態(tài)后有負脈沖輸出,脈寬為一個時鐘周期。 OB為借位輸出,減法計數(shù)時,
10、進入0000狀態(tài)后有負脈沖輸出,脈寬為一個時鐘周期。,4. 二進制可逆集成計數(shù)器74LS169,圖7-6 74LS169傳統(tǒng)邏輯符號,表 7-6 74LS169功能表,74LS169的特點如下: ① 該器件為加減控制型的可逆計數(shù)器,U/D=1時進行加法計數(shù),U/D=0時進行減法計數(shù)。模為16,時鐘上升沿觸發(fā)。 ② LD為同步預置控制端,低電平有效。 ③ 沒有清0端, 因此清0靠預置
11、來實現(xiàn)。 ④ 進位和借位輸出都從同一輸出端OC輸出。當加法計數(shù)進入1111后,OC端有負脈沖輸出,當減法計數(shù)進入0000后,OC端有負脈沖輸出。輸出的負脈沖與時鐘上升沿同步,寬度為一個時鐘周期。 ⑤ P、T為計數(shù)允許端,低電平有效。只有當LD=1,P=T=0, 在CP作用下計數(shù)器才能正常工作,否則保持原狀態(tài)不變。,,,圖 7-7 74LS169時序工作波形圖,7.1.2 集成計數(shù)器的級聯(lián),1. 異步級
12、聯(lián) 用前一級計數(shù)器的輸出作為后一級計數(shù)器的時鐘信號。這種信號可以取自前一級的進位(或借位)輸出,也可直接取自高位觸發(fā)器的輸出。 此時若后一級計數(shù)器有計數(shù)允許控制端,則應使它處于允許計數(shù)狀態(tài)。圖7-8是兩片74LS90按異步級聯(lián)方式組成的 10×10=100進制計數(shù)器。圖中每片74LS90接成8421 BCD碼計數(shù)器,第二級的時鐘由第一級輸出QD提供。第一級每經(jīng)過10個狀態(tài)向第二級提供一個時鐘有效沿,使第二級改
13、變一次狀態(tài)。,圖 7-8 74LS90的級聯(lián)擴展,2. 同步級聯(lián) 同步級聯(lián)時,外加時鐘信號同時接到各片的時鐘輸入端,用前一級的進位(借位)輸出信號作為下級的工作狀態(tài)控制信號(計數(shù)允許或使能信號)。只有當進位(借位)信號有效時, 時鐘輸入才能對后級計數(shù)器起作用。在同步級聯(lián)中,計數(shù)器的計數(shù)允許(使能)端和進位(借位)端的連接有不同的方法,常見的有兩種: ① 利用T端串行級聯(lián),各片的T端與相鄰低位片的OC相連,
14、 級聯(lián)電路如圖7-9(a)所示。從圖中看出,因T1=1,所以,當片1開始計數(shù),但未計滿時,由于T2=0, 所以片2、片3均處于保持狀態(tài)。只有當片1計滿需要進位時,即T2=OC1=1時, 片2才在下一個時鐘作用下加1計數(shù)。同理,只有當?shù)臀黄魑惠敵鋈珵?,即T3=OC2=1時,片3才可能計數(shù)。 這種級聯(lián)方式工作速度較低,因為片間進位信號OC是逐級傳遞的。例如, 當Q7~Q0=11111110時,T3=0,此時若CP有效,使Q0由0→1,
15、則經(jīng)片1延遲建立OC1,再經(jīng)T2到OC2的傳遞延遲,T3才由0→1, 待片3內(nèi)部穩(wěn)定后,才在下一個CP作用下使片3開始計數(shù)。因此,計數(shù)的最高頻率將受到片數(shù)的限制,片數(shù)越多,計數(shù)頻率越低。,圖 7-9 74161的兩種同步級聯(lián)方式,② 利用P、T雙重控制,最低位片的OC1并行接到其它各片的P端,只有T2不與OC1相連,其它高位片的T端均與相鄰低位片OC相連。級聯(lián)電路如圖 7-9(b)所示。 從圖中看出:,顯然,只有P3=
16、1,T3=1,即低片各位輸出全為1時,片3才可能計數(shù),但OC傳遞比第一種方法快多了。例如,Q7~Q0=11111110時T3已經(jīng)為1,雖然P3=0,但只要有CP作用, Q0由0→1,只需經(jīng)片1延遲,就可以使P3=OC1=1,片3穩(wěn)定后,在CP作用下便可開始計數(shù)。因此這種接法速度較快,而且級數(shù)越多,優(yōu)越性越明顯。但這種接法其最高位片的進位OC3=1時并不表示計數(shù)器已計到最大值,只有將最高位片OC3和片1的OC1相與,其輸出才能作為整個計數(shù)
17、器的進位輸出,見圖 7-9(c)。,7.1.3 任意模值計數(shù)器,集成計數(shù)器可以加適當反饋電路后構(gòu)成任意模值計數(shù)器。 設計數(shù)器的最大計數(shù)值為N,若要得到一個模值為M(<N)的計數(shù)器,則只要在N進制計數(shù)器的順序計數(shù)過程中,設法使之跳過(N-M)個狀態(tài),只在M個狀態(tài)中循環(huán)就可以了。通常MSI計數(shù)器都有清0、置數(shù)等多個控制端,因此實現(xiàn)模M計數(shù)器的基本方法有兩種:一種是反饋清0法(或稱復位法), 另一種是反饋置數(shù)法(或稱置數(shù)法)。
18、,1. 反饋清0法 這種方法的基本思想是:計數(shù)器從全0狀態(tài)S0開始計數(shù), 計滿M個狀態(tài)后產(chǎn)生清0信號,使計數(shù)器恢復到初態(tài)S0,然后再重復上述過程。具體做法又分兩種情況: ① 異步清0。計數(shù)器在S0~SM-1共M個狀態(tài)中工作,當計數(shù)器進入SM狀態(tài)時,利用SM狀態(tài)進行譯碼產(chǎn)生清0信號并反饋到異步清0端,使計數(shù)器立即返回S0狀態(tài)。其示意圖如圖7-10(a)中虛線所示。由于是異步清0,只要SM狀態(tài)一出現(xiàn)便立即
19、被置成S0狀態(tài),因此SM狀態(tài)只在極短的瞬間出現(xiàn),通常稱它為“過渡態(tài)”。在計數(shù)器的穩(wěn)定狀態(tài)循環(huán)中不包含SM狀態(tài)。,圖 7-10 實現(xiàn)任意模值計數(shù)器的示意圖(a) 清0法; (b) 置數(shù)法,② 同步清0。計數(shù)器在S0~SM-1共M個狀態(tài)中工作,當計數(shù)器進入SM-1狀態(tài)時,利用SM-1狀態(tài)譯碼產(chǎn)生清0信號并反饋到同步清0端,要等下一拍時鐘來到時,才完成清0動作,使計數(shù)器返回S0??梢姡角?沒有過渡狀態(tài),其示意圖如圖 7-10(a)中實
20、線所示。,2. 反饋置數(shù)法 置數(shù)法和清0法不同,由于置數(shù)操作可以在任意狀態(tài)下進行,因此計數(shù)器不一定從全0狀態(tài)S0開始計數(shù)。它可以通過預置功能使計數(shù)器從某個預置狀態(tài)Si開始計數(shù),計滿M個狀態(tài)后產(chǎn)生置數(shù)信號,使計數(shù)器又進入預置狀態(tài)Si,然后再重復上述過程,其示意圖如圖7-10(b)所示。這種方法適用于有預置功能的計數(shù)器。對于同步預置的計數(shù)器,使置數(shù)(LD)有效的信號應從Si+M-1狀態(tài)譯出,等下一個CP到來時,才將預置
21、數(shù)置入計數(shù)器,計數(shù)器在Si、Si+1、… Si+M-1共M個狀態(tài)中循環(huán), 如圖7-10(b)中實線所示;對于異步預置的計數(shù)器,使置數(shù)(LD)有效的信號應從Si+M狀態(tài)譯出,當Si+M狀態(tài)一出現(xiàn),即置數(shù)信號一有效,立即就將預置數(shù)置入計數(shù)器,它不受CP控制,所以Si+M狀態(tài)只在極短的瞬間出現(xiàn),穩(wěn)定狀態(tài)循環(huán)中不包含S i+M,如圖7-10(b)中虛線所示。,綜上所述,采用反饋清0法或反饋置數(shù)法設計任意模值計數(shù)器都需要經(jīng)過以下三個步驟:
22、 ① 選擇模M計數(shù)器的計數(shù)范圍,確定初態(tài)和末態(tài);② 確定產(chǎn)生清0或置數(shù)信號的譯碼狀態(tài),然后根據(jù)譯碼狀態(tài)設計譯碼反饋電路;③ 畫出模M計數(shù)器的邏輯電路。,【例 7-1】 用74LS90實現(xiàn)模7計數(shù)器。 解:因為74LS90有異步清0和異步置9功能,并有8421BCD碼和5421BCD碼兩種接法,因此可以用四種方案設計。 ① 異步清0法。 計數(shù)范圍是 0~6, 計到7時異步清0
23、。 · 8421 BCD碼接法的態(tài)序表如表7-7 所示。計數(shù)器輸出QD、QC、QB、QA 的有效狀態(tài)為0000~0110,計到0111時異步清0,譯碼狀態(tài)為0111,利用部分譯碼設計譯碼門,故R01R02=QCQBQA,即當QC、QB、QA全為高時R01R02=1,使計數(shù)器復位到全0狀態(tài)。,· 5421 BCD碼接法的態(tài)序表如表 7-8 所示。計數(shù)器輸出QA、QD、QC、QB 的有效狀態(tài)為 000
24、0~1001,計到 1010 時異步清0,譯碼門邏輯方程為R01R02=QCQA。兩種接法的波形圖和邏輯電路分別如圖7-11(a)、 (b)所示。從波形圖中可看出,在過渡態(tài) 0111 和 1010 中,輸出端都有“毛刺”,這是異步清0產(chǎn)生的。,表 7-7 清0法8421BCD碼態(tài)序表,表 7-8 清0法5421BCD碼態(tài)序表,,圖 7-11 例 7-1 清0法邏輯圖和時序圖(a) 8421 BCD碼接法; (b) 5421 BCD
25、碼接法,② 反饋置 9 法。 以9為起始狀態(tài),按9、0、1、2、3、4、5 順序計數(shù),計到 6 時異步置 9。 · 8421 BCD碼接法。態(tài)序表如表7-9所示,譯碼邏輯方程為S91S92=QCQB,其邏輯電路如圖 7-12(a)所示。 · 5421 BCD碼接法。態(tài)序表如表7-10所示,譯碼邏輯方程為S91S92=QAQB,其邏輯電路如圖 7-12(b)所
26、示。,表7-9 置9法8421BCD碼態(tài)序表,,,表 7-10 置9法5421 BCD碼態(tài)序表,圖 7-12 例 7-1 置9法邏輯圖(a) 8421 BCD碼接法; (b) 5421 BCD碼接法,【例7-2】用74161實現(xiàn)模7計數(shù)器。 解: 74161有異步清0和同步置數(shù)功能,因此可以采用異步清 0 法和同步置數(shù)法實現(xiàn)任意模值計數(shù)器。 采用異步清 0 法和74LS90相似,不同的是741
27、61的異步清0 端Cr是低電平有效,因此譯碼門應采用與非門。模 7 計數(shù)器態(tài)序表見表 7-11(a),邏輯圖見圖 7-13(a)。 置數(shù)法是通過控制同步置數(shù)端LD和預置輸入端DCBA來實現(xiàn)模M計數(shù)器。由于置數(shù)狀態(tài)可在N個狀態(tài)中任選,因此實現(xiàn)的方案很多,常用方法有三種:,① 同步置0法(前M個狀態(tài)計數(shù))。 選用S0~SM-1共M個狀態(tài)計數(shù),計到SM-1時使LD=0,等下一個CP來到時置0,即返回S0狀態(tài)
28、。這種方法和同步清0 似,但必須設置預置輸入DCBA=0000。本例中M=7,故選用 0000~0110 共七個狀態(tài),計到 0110 時同步置 0 ,LD=QCQB,其態(tài)序表見表7-11(b),邏輯圖見圖7-13(b)。,② OC置數(shù)法(后M個狀態(tài)計數(shù))。 選用Si~SN-1共M個狀態(tài),當計到SN-1狀態(tài)并產(chǎn)生進位信號時,利用進位信號置數(shù),使計數(shù)器返回初態(tài)Si。同步置數(shù)時預置輸入數(shù)的設置為N-M。本例要求M=7,預置數(shù)為
29、16-M=9, 即DCBA=1001,故選用1001~1111共七個狀態(tài),計到 1111 時利用OC同步置數(shù),所以LD=OC,其態(tài)序表見表7-11(c),邏輯圖見圖 7-13(c)。,,③ 中間任意M個狀態(tài)計數(shù)。 隨意選用Si~Si+M-1共M個狀態(tài),計到Si+M-1時譯碼使LD=0,等下一個CP來到時返回Si狀態(tài)。本例選用 0010~1000 共七個狀態(tài),計到 1000 時同步置數(shù),故LD=QD,DCBA=0010,態(tài)
30、序表見表 7-11(d),邏輯圖見圖 7-13(d) 。,圖 7-13 例 7-2 模 7 計數(shù)器的四種實現(xiàn)方法,表 7-11 例 7-2 態(tài)序表,如果要求實現(xiàn)的模值M超過單片計數(shù)器的計數(shù)范圍時, 必須將多片計數(shù)器級聯(lián),才能實現(xiàn)模M計數(shù)器。常用的方法有兩種: ① 將模M分解為M=M1×M2×…Mn,用n片計數(shù)器分別組成模值為M1、M2、 …、Mn的計數(shù)器,然后再將它們異步級聯(lián)組成模M計數(shù)器。
31、 ② 先將n片計數(shù)器級聯(lián)組成最大計數(shù)值N>M的計數(shù)器,然后采用整體清 0 或整體置數(shù)的方法實現(xiàn)模M計數(shù)器。,【例7-3】試用74LS90實現(xiàn)模 54 計數(shù)器。 解:因一片74LS90的最大計數(shù)值為10,故實現(xiàn)模54計數(shù)器需要用兩片74LS90。 ① 大模分解法。 可將M分解為 54=6×9,用兩片74LS90分別組成8421BCD碼模 6、模 9 計數(shù)器,然后級聯(lián)組成
32、 M=54 計數(shù)器,其邏輯圖如圖 7-14(a)所示。圖中,模 6 計數(shù)器的進位信號應從QC輸出。,② 整體清 0 法。 先將兩片74LS90用8421BCD碼接法構(gòu)成模100計數(shù)器,然后加譯碼反饋電路構(gòu)成模54計數(shù)器。過渡態(tài) ,所以譯碼邏輯方程為 。 模 54 計數(shù)器的邏輯圖如圖 7-14
33、(b)所示。,圖 7-14 例 7-3 用 74LS90 實現(xiàn)模 54 計數(shù)器邏輯圖(a) 大模分解法; (b) 整體清 0 法,【例7-4】 試用 74161 實現(xiàn)模 60 計數(shù)器。 解: 因一片 74161 最大計數(shù)值為 16,故實現(xiàn)模 60 計數(shù)器必須用兩片 74161。 ① 大模分解法。 可將M分解為 60=6×10,用兩片 74161 分別組成模 6、 模 1
34、0 計數(shù)器,然后級聯(lián)組成模 60 計數(shù)器,邏輯電路如圖 7-15(a)所示。,圖 7-15 例 7-4 模 60 計數(shù)器邏輯圖(a) 大模分解法; (b) 整體置 0 法; (c) OC整體置數(shù)法,② 整體置數(shù)法。 先將兩片74161 同步級聯(lián)組成 N=162=256 的計數(shù)器,然后用整體置數(shù)法構(gòu)成模60計數(shù)器。圖7-15(b)為整體置0邏輯圖, 計數(shù)范圍為 0~59,當計到 59(00111011)時同步置0。
35、圖7-15(c)為OC整體置數(shù)法邏輯圖,計數(shù)范圍為 196~255,計到 255(OC=1)時使兩片LD均為 0,下一個CP來到時置數(shù),預置輸入=256-M=196, 故D′C′B′A′DCBA=(196)10=(11000100)2。,通常,凡是具有預置功能的加(減)計數(shù)器都可以實現(xiàn)可編程分頻器,只要用進位(或借位)輸出去控制置數(shù)端,使加計數(shù)計到SN-1狀態(tài),或減計數(shù)計到S0狀態(tài)時置數(shù)控制端有效,使計數(shù)器又進入Si預置狀態(tài)。這樣計數(shù)器
36、總是在Si~SN-1(或S0)共M個狀態(tài)中循環(huán),從而構(gòu)成模M計數(shù)器。表7-12列出了在不同工作條件下預置輸入數(shù)的設置方式。表中N為最大計數(shù)值,M為要求實現(xiàn)的模值。對于同步置數(shù)加法計數(shù)器,預置值=N-M=[M]補,M=N-預=[預]補,即如果已知M,只要求出[M]補(M的各位求反,末位加 1),即可求得預置值;同理,若已知預置值,只要求出[預]補即可求得模M的值??梢娪眠@種方法設計可編程分頻器是很簡便的。,表 7-12 可編程計數(shù)器預置輸
37、入數(shù)的設置,【 例 7-5 】圖 7-16 為可編程分頻器,試分別求出M=100 和M=200 時的預置值;若I7~I0=01101000,試求M值。 解:該電路為同步置數(shù)加法計數(shù)器,最大計數(shù)值N=256。 根據(jù)預置值=N-M=[M]補,可求得: ①當M=(100)10=(01100100)2時,預置值D′C′B′A′DCBA=[M]補=10011100;當M=(200)10=(11001000)2 時
38、,預置值D′C′B′A′DCBA=[M]補=00111000。 ② 當I7~I0=01101000 時,由于M=[預]補,因此M=[01101000]補=(10011000) 2=152。,圖 7-16 例 7-5 可編程分頻器,【 例 7-6 】 分別用74LS192 和 74LS169 實現(xiàn)模 6加法計數(shù)器和模 6 減法計數(shù)器。 解:① 用74LS192實現(xiàn)模6加、減計數(shù)器。由于74LS192為異步
39、預置,最大計數(shù)值N=10,因此,加計數(shù)時預置值=N-M-1=10-6-1=3,減計數(shù)時,預置值=M=6。其態(tài)序表分別如表 7-13(a)、 (b)所示, 邏輯圖如圖 7-17(a)、 (b)所示。 ② 用74LS169實現(xiàn)模 6 加、減計數(shù)器。由于74LS169為同步置數(shù),最大計數(shù)值N=16,因此,加計數(shù)時預置值=N-M=16-6=10=(1010) 2, 減計數(shù)時預置值M-1=6-1=5=(0101)2。其態(tài)序表分別如
40、表 7-13(c)、 (d)所示,邏輯圖如圖7-17(c)、(d)所示。,表 7-13 例 7-6 態(tài)序表,圖 7-17 例 7-6 模 6 計數(shù)器(a)、 (c) 模6加法計數(shù)器; (b)、 (d) 模6減法計數(shù)器,,7.2 集成寄存器和移位寄存器,7.2.1 常用集成寄存器,一類是由多個(邊沿觸發(fā))D觸發(fā)器組成的觸發(fā)型集成寄存器, 如74LS171(4D)、74LS175(4D)、74LS174(6D)、 74LS273(8D)
41、等。圖 7-18(a)是74LS171的邏輯符號,其功能表如表 7-14 所示。其中Cr為異步清 0 端,當Cr=1時,在CP上升沿作用下,輸出Q接收輸入代碼,若CP無效時輸出保持不變。,另一類是由帶使能端(電位控制式)D觸發(fā)器構(gòu)成的鎖存型集成寄存器,如74LS375(4D)、74LS363(8D)、 74LS373(8D)等。圖 7-18(b)是八D鎖存器 74LS373的邏輯符號,其功能表見表 7-15。當EN1EN0=10 時,
42、輸出Q隨輸入D變化,接收輸入代碼;當EN1EN0=00 時鎖存代碼;當EN0=1時,輸出端的三態(tài)門處于禁止狀態(tài),因此輸出為高阻。,表 7-14 74LS171 功能表,表 7-15 74LS373 功能表,圖 7-18 集成寄存器(a) 74LS171 的邏輯符號; (b)74LS373的邏輯符號,7.2.2 常用集成移位寄存器,1. 四位雙向移位寄存器74LS194 74LS194是四位通用移存器,具有左移、右移、并
43、行置數(shù)、保持、清除等多種功能,其內(nèi)部結(jié)構(gòu)與邏輯符號分別如圖 7-19(a)、(b)所示,功能表如表7-16 所示。74LS194各引出端功能如下: D0~D3: 并行數(shù)碼輸入端。 Cr: 異步清 0 端,低電平有效。 SR、SL:右移、左移串行數(shù)碼輸入端。 S1、 S0: 工作方式控制端。,圖 7-19 74LS194四位雙向移位寄存器(a) 邏輯圖; (b)
44、邏輯符號; (c) 時序圖,表 7-16 74LS194 功能表,從其功能表和圖7-19(c)時序圖可以看出,只要Cr=0,移存器無條件清 0。只有當Cr=1,CP上升沿到達時,電路才可能按S1S0設置的方式執(zhí)行移位或置數(shù)操作:S1S0=11為并行置數(shù),S1S0=01為右移,S1S0=10為左移,時鐘無效或雖然時鐘有效,但S1S0=00 則電路保持原態(tài)。,2. 集成移位寄存器的應用,1) 實現(xiàn)數(shù)據(jù)的串—并轉(zhuǎn)換 在數(shù)字系
45、統(tǒng)中,信息的傳播通常是串行的,而處理和加工往往是并行的,因此經(jīng)常要進行輸入、輸出的串、并轉(zhuǎn)換。,圖 7-20 七位串入—并出轉(zhuǎn)換電路,表 7-17 七位串入—并出狀態(tài)表,圖 7-21 七位并入—串出轉(zhuǎn)換電路,表 7-18 七位并入—串出狀態(tài)表,2) 構(gòu)成移位型計數(shù)器,圖 7-22 移位型計數(shù)器一般框圖,移位型計數(shù)器的狀態(tài)變化順序必須符合移位的規(guī)律,即,① 環(huán)型計數(shù)器。,圖 7-23 四位環(huán)型計數(shù)器(a) 邏輯電路; (b) 完全狀態(tài)
46、圖,n位環(huán)型計數(shù)器由n位移存器組成,其反饋邏輯方程為D1=Qn。圖 7-23(a)是由74LS194構(gòu)成的四位環(huán)型計數(shù)器, 其輸入方程為SR=Q3,根據(jù)移位規(guī)律作出完全狀態(tài)圖如圖 7-23(b)所示。若電路的起始狀態(tài)為Q0Q1Q2Q3=1000,則電路中循環(huán)移位一個 1,環(huán)①為有效循環(huán)。若起始狀態(tài)為Q0Q1Q2Q3=1110,則電路中循環(huán)移位一個0,環(huán)②為有效循環(huán)。可見,四位環(huán)型計數(shù)器實際上是一個模 4 計數(shù)器。環(huán)型計數(shù)器結(jié)構(gòu)很簡單,其
47、特點是每個時鐘周期只有一個輸出端為 1(或 0),因此可以直接用環(huán)型計數(shù)器的輸出作為狀態(tài)輸出信號或節(jié)拍信號,不需要再加譯碼電路。但它的狀態(tài)利用率低,n個觸發(fā)器或n位移存器只能構(gòu)成M=n的計數(shù)器,有(2n-n)個無效狀態(tài)。,為了使環(huán)型計數(shù)器具有自啟動特性,設計時要進行修正。 圖 7-24(a)是修正后的四位環(huán)型計數(shù)器,它利用74LS194 的預置功能,并進行全0序列檢測, 有效地消除了無效循環(huán),其狀態(tài)圖如圖7-24(b)所示。,圖 7-2
48、4 有自啟動特性的環(huán)型計數(shù)器(a) 邏輯電路; (b) 完全狀態(tài)圖,② 扭環(huán)計數(shù)器(也稱循環(huán)碼或約翰遜計數(shù)器)。 n位扭環(huán)計數(shù)器由n位移存器組成,其反饋邏輯方程為,n位移存器可以構(gòu)成M=2n計數(shù)器,無效狀態(tài)為(2n-2n)個。扭環(huán)計數(shù)器的狀態(tài)按循環(huán)碼的規(guī)律變化,即相鄰狀態(tài)之間僅有一位代碼不同,因而不會產(chǎn)生競爭、冒險現(xiàn)象,且譯碼電路也比較簡單。 圖7-25是由74LS194構(gòu)成的四位扭環(huán)計數(shù)器和它的狀
49、態(tài)圖。它有一個無效循環(huán),不能自啟動。,圖 7-25 扭環(huán)計數(shù)器 (a) 邏輯電路; (b) 完全狀態(tài)圖,圖 7-26 有自啟特性的扭環(huán)計數(shù)器,扭環(huán)計數(shù)器輸出波形的頻率比時鐘頻率降低了2n倍,所以它可以用作偶數(shù)分頻器。如果將反饋輸入方程改為 , 則可以構(gòu)成奇數(shù)分頻器,其模值為 M=2n-1。圖7-27是用 74LS194 構(gòu)成的 7 分頻電路,其態(tài)序表如表7-19 所示,其狀態(tài)變化與扭環(huán)計數(shù)器相似,但跳過了全
50、0 狀態(tài)。,表 7-19 M=7 分頻器狀態(tài)表,圖 7-27 用74LS194 構(gòu)成的 7 分頻電路,,7.3 序列信號發(fā)生器,序列信號發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號的時序電路,它可以用移位寄存器或計數(shù)器構(gòu)成。序列信號的種類很多,按照序列循環(huán)長度M和觸發(fā)器數(shù)目n的關系一般可分為三種: ① 最大循環(huán)長度序列碼, M=2n。 ② 最長線性序列碼(m序列碼),M=2n-1。 ③ 任意循
51、環(huán)長度序列碼,M<2n。,7.3.1 序列信號發(fā)生器的設計,圖 7-28 反饋移位型序列信號發(fā)生器框圖,1. 反饋移位型序列信號發(fā)生器,反饋移位型序列碼發(fā)生器的結(jié)構(gòu)框圖如圖7-28所示,它由移位寄存器和組合反饋網(wǎng)絡組成,從移存器的某一輸出端可以得到周期性的序列碼。其設計按以下步驟進行: ① 根據(jù)給定序列信號的循環(huán)長度M,確定移存器位數(shù)n, 2n-1<M≤2n。 ② 確定移位寄存器的M個獨立狀態(tài)。
52、 將給定的序列碼按照移位規(guī)律每n位一組,劃分為M個狀態(tài)。若M個狀態(tài)中出現(xiàn)重復現(xiàn)象,則應增加移存器位數(shù)。用n+1位再重復上述過程,直到劃分為M個獨立狀態(tài)為止。,③ 根據(jù)M個不同狀態(tài)列出移存器的態(tài)序表和反饋函數(shù)表,求出反饋函數(shù)F的表達式。 ④ 檢查自啟動性能。 ⑤ 畫邏輯圖。,【例 7-7 】 設計一個產(chǎn)生 100111 序列的反饋移位型序列信號發(fā)生器。 解: ① 確
53、定移存器位數(shù)n。 因M=6, 故n≥3。 ② 確定移存器的六個獨立狀態(tài)。 將序列碼 100111 按照移位規(guī)律每三位一組,劃分六個狀態(tài)為 100、001、011、111、111、110。其中狀態(tài) 111 重復出現(xiàn),故取n=4, 并重新劃分六個獨立狀態(tài)為 1001、 0011、0111、1111、1110、1100。因此確定n=4,用一片 74LS194即可。,③ 列態(tài)序表和反饋激勵函數(shù)表,求反饋函數(shù)F的表
54、達式。 首先列出態(tài)序表,然后根據(jù)每一狀態(tài)所需要的移位輸入即反饋輸入信號,列出反饋激勵函數(shù)表如表 7-20 所示。從表中可見,移存器只需進行左移操作,因此反饋函數(shù)F=SL。 表7-20 也表明了組合反饋網(wǎng)絡的輸出和輸入之間的函數(shù)關系, 因此可填出F的K圖如圖 7-29(a)所示,并求得,圖 7-29 [例 7-7]F的K圖和移存器狀態(tài)圖,表 7-20 例 7-7 反饋函數(shù)表,④ 檢查自啟動性能。,圖 7-30 修正后的F的
55、K圖和移存器狀態(tài)圖,⑤ 畫邏輯電路。 移位寄存器用一片74LS194,組合反饋網(wǎng)絡可以用SSI門電路或MSI組合器件實現(xiàn)。圖7-31(a)所示電路中 , 采用了門電路實現(xiàn)反饋函數(shù)。圖 7-31(b)電路中SL=(Q0Q2)m(1 Q3 1 0)T采用了4選1 MUX實現(xiàn)反饋函數(shù)。,圖 7-31 例 7-7 邏輯電路(a) 反饋網(wǎng)絡采用SSI門; (b) 反饋網(wǎng)絡采
56、用MSI器件,2. 計數(shù)型序列碼發(fā)生器,圖 7-32 計數(shù)型序列碼發(fā)生器結(jié)構(gòu)框圖,設計過程分兩步: ① 根據(jù)序列碼的長度M設計模M計數(shù)器, 狀態(tài)可以自定;② 按計數(shù)器的狀態(tài)轉(zhuǎn)移關系和序列碼的要求設計組合輸出網(wǎng)絡。由于計數(shù)器的狀態(tài)設置和輸出序列沒有直接關系,因此這種結(jié)構(gòu)對于輸出序列的更改比較方便,而且還能同時產(chǎn)生多組序列碼。,【 例 7-8 】設計一個產(chǎn)生 1101000101 序列碼的計數(shù)型序列碼發(fā)生器。 解:
57、 ① 因M=10,可選用74161設計一個模10計數(shù)器,并采用OC置數(shù)法來實現(xiàn),有效狀態(tài)為 0110~1111。 ② 設計組合輸出網(wǎng)絡。根據(jù)計數(shù)狀態(tài)和輸出序列的對應關系,列出真值表如表7-21所示。Z輸出的卡諾圖如圖7-33(a)所示,若采用 8 選 1MUX實現(xiàn)邏輯函數(shù), 則可求得,圖 7-33 例 7-8 實現(xiàn)Z的K圖及邏輯電路 (a) K圖; (b) 邏輯電路,【例7-9】 設計一個能同時產(chǎn)生兩組序列
58、碼的雙序列碼發(fā)生器,要求兩組代碼分別是:Z1—110101,Z2—010110。 解: 首先用74LS194設計一個能自啟動的模6 扭環(huán)計數(shù)器如圖 7-34(a)所示,并列出組合輸出電路的真值表如表 7-22 所示;然后用一片3-8譯碼器和與非門實現(xiàn)組合輸出網(wǎng)絡;最后畫出邏輯電路如圖7-34(b)所示。組合電路的輸出函數(shù)式為,圖 7-34 例 7-9 邏輯電路 (a) 模 6 計數(shù)器; (b) 雙序列碼發(fā)生器電路,
59、表 7-22 例 7-9 真值表,7.3.2 m序列碼發(fā)生器 m序列碼也稱偽隨機序列碼, 其主要特點是: ① 每個周期中, “1”碼出現(xiàn) 2n-1次,“0”碼出現(xiàn)2n-1-1 次,即 0、1 出現(xiàn)的概率幾乎相等。 ② 序列中連 1 的數(shù)目是n, 連 0 的數(shù)目是n-1。 ③ 分布無規(guī)律,具有與白噪聲相似的偽隨機特性。 m序列碼發(fā)生器是一種反饋移位型
60、結(jié)構(gòu)的電路,它由n位移位寄存器加異或反饋網(wǎng)絡組成,其序列長度M=2n-1, 只有一個冗余狀態(tài)即全 0 狀態(tài), 所以稱為最大線性序列碼發(fā)生器。由于其結(jié)構(gòu)已定型,且反饋函數(shù)和連接形式都有一定規(guī)律,因此利用查表的方式就可以設計出m序列碼。,表 7-23 m序列反饋函數(shù)表,表7-23列出了部分m序列碼的反饋函數(shù)F和移存器位數(shù)n的對應關系。如果給定一個序列信號長度M,則根據(jù)M=2n-1求出n, 由n查表便可得到相應的反饋函數(shù)F。
61、 例如,要產(chǎn)生M=7的m序列碼, 首先根據(jù)M=2n=1,確定n=3,再查表可得反饋函數(shù)F=Q1 Q3(即74LS194的F=Q0 Q2)。,但由于電路處于全0狀態(tài)時F=0,故采用此方法設計的m序列發(fā)生器不具有自啟動特性。為了使電路具有自啟動特性可以采取兩種方法: ① 在反饋方程中加全 0 校正項
62、 其邏輯電路如圖 7-35(a)所示。 ② 利用全 0 狀態(tài)重新置數(shù)從而實現(xiàn)自啟動, 其邏輯電路如圖 7-35(b)所示。 該電路輸出的m序列碼為 0011101。,圖 7-35 M=7的m序列
63、碼發(fā)生器電路(a) 加全 0 校正項; (b) 利用全 0 狀態(tài)置數(shù),,7.4 以MSI為核心的同步時序電路的分析與設計,7.4.1 分析方法,,圖 7-36 例 7-10邏輯電路,圖 7-36 例 7-10 邏輯電路,【例 7-10】分析圖 7-36 所示同步時序電路。 解: 該電路無外部輸入信號,其輸出取自計數(shù)器的輸出端QDQCQBQA,是Moore型電路。 ① 求寫激勵(控制)方程。
64、 ② 列狀態(tài)遷移表,畫狀態(tài)圖。 先根據(jù)激勵方程與 74161 的功能確定每個狀態(tài)下的激勵信號及操作功能,然后確定其次態(tài),因而得出該電路的態(tài)序表如表 7-24 所示。 ③ 分析功能。 該電路是模 12 計數(shù)器,若從QD端輸出,則可以得到 12 分頻的對稱方波。,表7-24 例7-10態(tài)序表,【 例 7-11 】 試分析圖 7-37 所示電路。,圖 7-37 例 7-11 邏輯電路
65、,解:該電路是由移存器74LS194和 8 選 1 數(shù)據(jù)選擇器組成的Moore型同步時序電路,X為外部輸入,Z為外輸出。 ① 求激勵方程和輸出方程。,② 列態(tài)序表。 由激勵方程可知,S1S0=10,故74LS194一直進行左移操作,由于狀態(tài)變化會使SL變化,從而又使狀態(tài)更新, 于是可列出X=0、X=1的態(tài)序表如表 7-25 所示。 ③ 分析功能。 由表7-25可見,
66、該電路為可控序列碼發(fā)生器,當X=0時產(chǎn)生 1001011 序列,當X=1 時,產(chǎn)生 1010011 序列。,表7-25 例7-11態(tài)序表,7.4.2 設計方法,采用MSI器件設計同步時序電路時有許多不同于傳統(tǒng)方法的特點: ① 狀態(tài)化簡一般不必進行。只有在某些特殊情況下,如果化簡能夠減少MSI器件數(shù)目(如原狀態(tài)為 17 個,化簡后小于 17 個)才有實際意義。 ② 狀態(tài)分配根據(jù)器件的功能而定。一般選
67、擇了合適的MSI器件后,根據(jù)其操作特點來進行狀態(tài)分配。為了使電路連線減少,還應考慮盡量使操作功能種類減少。 ③ 求激勵函數(shù)和輸出函數(shù)時,首先要確定MSI器件在每個狀態(tài)下執(zhí)行的操作功能,然后根據(jù)需要執(zhí)行的操作去設置各控制端的激勵,進而再導出激勵(控制)方程和輸出方程。,【例7-12】 試以 74LS169 為核心設計模 5 可逆加/減計數(shù)器。 解: ① 選擇狀態(tài)。 設X為加/減
68、控制變量,X=0 時進行加法計數(shù),X=1 時進行減法計數(shù),可選擇 74LS169 的最后五個狀態(tài)構(gòu)成模 5 可逆計數(shù)器,其狀態(tài)圖如圖 7-38(a)所示。,圖 7-38 例 7-12設計過程(a) 狀態(tài)圖; (b) 操作表; (c) 函數(shù)表; (d) LD; (e) DCBA; (f) Z,② 列操作表。 器件在每個狀態(tài)下所進行的操作功能用操作表來表示。從圖 7-38(a)看出,當電路處于1011狀態(tài)時,若X=0,則
69、計數(shù)器進行加 1 計數(shù)操作;若X=1,則計數(shù)器進行預置(送數(shù))操作……,不同狀態(tài)下74161需要進行的操作可以用圖7-38(b)的K圖來表示。 ③ 求P、T、LD、DCBA的激勵函數(shù)和Z輸出函數(shù)。 這一步是確定74161各控制端PT、LD、DCBA 需要加什么信號才能實現(xiàn)圖7-38(b)的操作。從狀態(tài)圖和操作表可以看出, 計數(shù)器在各種狀態(tài)下的操作是由外輸入X和內(nèi)部狀態(tài)QDQCQBQA來決定的,因此可以首先根據(jù)
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