論文綜述-基于fpga的地鐵售票系統(tǒng)設(shè)計(jì)

1、文獻(xiàn)綜述文獻(xiàn)綜述隨著微電子技術(shù)的飛速進(jìn)步電子學(xué)進(jìn)入了一個(gè)嶄新的時(shí)代其特征是電子技術(shù)的應(yīng)用正以空前規(guī)模和速度滲透到各行各業(yè)?，F(xiàn)場(chǎng)可編程器件的廣泛應(yīng)用為各行業(yè)的電子系統(tǒng)設(shè)計(jì)工程師自行開(kāi)發(fā)本行業(yè)專(zhuān)用的ASIC提供了技術(shù)和物質(zhì)條件。FGPA器件作為當(dāng)今電子設(shè)計(jì)領(lǐng)域應(yīng)用最廣泛的可編程器件之一其原因是多方面的FGPA器件高集成度、可現(xiàn)場(chǎng)修改、開(kāi)發(fā)周期短等優(yōu)點(diǎn)滿(mǎn)足了從軍用到民用、從高端到低端的大多數(shù)電子設(shè)計(jì)領(lǐng)域的需求。而FGPA器件從出現(xiàn)至今只有短短

2、二十年的發(fā)展歷史有很多電子設(shè)計(jì)工程師以至FPGA產(chǎn)品的用戶(hù)對(duì)這一器件的特性、優(yōu)勢(shì)還不是非常了解部分有經(jīng)驗(yàn)的設(shè)計(jì)師依然習(xí)慣于用單片機(jī)等傳統(tǒng)工具從事電路設(shè)計(jì)這樣就影響了電子產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力也忽略了產(chǎn)品的升級(jí)空間。因此十分有必要對(duì)FPGA這一族器件進(jìn)行全面細(xì)致的分析研究從而更好地利用FPGA的優(yōu)勢(shì)為電子設(shè)計(jì)服務(wù)。目前以硬件描述語(yǔ)言（VerilogHDL或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)

3、代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如、、X、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。FPGA采用了邏輯單元陣列（LOA，LogicCellArry）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊（CLB，ConfigurableLogicBlock）、輸入輸出模塊（IOB，

4、InputOutputBlock）和內(nèi)部連線(xiàn)（Interconnect）三個(gè)部分?，F(xiàn)在越來(lái)越多的系統(tǒng)廠商選用FPGA來(lái)實(shí)現(xiàn)最終產(chǎn)品，或?yàn)榇笮虯SIS和SOC設(shè)計(jì)做初期的原型設(shè)計(jì)。在FPGA上可以用于ASIC相當(dāng)?shù)乃俣闰?yàn)證和調(diào)試產(chǎn)品的功能，可節(jié)約數(shù)月的時(shí)間并且避免了重新掩膜的風(fēng)險(xiǎn)。廣泛的應(yīng)用和優(yōu)越的性能必將促進(jìn)FPGA的發(fā)展，其發(fā)展趨勢(shì)主要有以下幾個(gè)趨勢(shì)：（1）與DSP結(jié)合，性能不斷提升：FPGA實(shí)現(xiàn)柱子信號(hào)黑醋栗最顯著的特點(diǎn)就是高速性能

5、好。VHDL寓言描述的系統(tǒng)是以并行的方式工作的。（2）IP庫(kù)的利用：當(dāng)前具有IP內(nèi)核的系統(tǒng)級(jí)FPGA的開(kāi)發(fā)主要有兩個(gè)方面，一方面是FPGA廠商將IP硬核嵌入到FPGA器件中，另一方面是大理擴(kuò)充優(yōu)化的IP軟核，用戶(hù)可以直接利用這些預(yù)定義的、經(jīng)過(guò)測(cè)試和驗(yàn)證的IP核資源，有效的完成復(fù)雜的片上系統(tǒng)設(shè)計(jì)。（3）可編程系統(tǒng)芯片（SOPC）的發(fā)展：系統(tǒng)級(jí)設(shè)計(jì)是吧一個(gè)應(yīng)用當(dāng)做一個(gè)并行的通信任務(wù)系統(tǒng)的設(shè)計(jì)。著重點(diǎn)放在設(shè)計(jì)活動(dòng)的并行性以及在整個(gè)應(yīng)用中利用高

6、度并發(fā)的，平行的特性。采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)運(yùn)用自頂向下的設(shè)計(jì)思想將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。結(jié)合參考的文獻(xiàn)，對(duì)本課題的研究大致分為以下幾個(gè)功能模塊：1、車(chē)票選擇模塊：對(duì)顧客所需購(gòu)買(mǎi)車(chē)票的選擇或者通過(guò)輸入出站口進(jìn)行判別票價(jià)選擇車(chē)票。2、錢(qián)幣處理模塊：對(duì)顧客投入的三種錢(qián)幣（一元、五元、十元）進(jìn)行計(jì)

7、算，算出投入的總錢(qián)數(shù)。3、余額計(jì)算模塊：計(jì)算投入錢(qián)幣是否足夠支付進(jìn)行判斷。如果投入金額足夠，則出票并且找零，如果投入金額不足，詢(xún)問(wèn)是否繼續(xù)投幣，如果不繼續(xù)投幣，則不出票并且退款。4、顯示功能模塊：主要完成顯示乘客所選線(xiàn)路、票價(jià)、購(gòu)買(mǎi)票數(shù)、投入錢(qián)數(shù)以及回找余額。程序?qū)崿F(xiàn)相關(guān)流程：1、選擇乘客所購(gòu)買(mǎi)的票價(jià)或者選擇出站口由系統(tǒng)決定票價(jià)。2、乘客選擇購(gòu)買(mǎi)票的數(shù)量。3、乘客投入錢(qián)幣。4、程序計(jì)算需要價(jià)格與投入價(jià)格，二者相比較，如果投入金額大于等于

8、需要金額，則出票找零，如果投入金額小于需要票價(jià)，則讓顧客繼續(xù)投幣知道金額符合要求，如若顧客無(wú)法投入需要的金額，則系統(tǒng)選擇退款，并且返還已投入的錢(qián)幣。運(yùn)用自頂向下的設(shè)計(jì)思想編程時(shí)分別對(duì)車(chē)票選擇模塊、錢(qián)幣處理模塊、余額計(jì)算模塊、顯示功能模塊等電路模塊進(jìn)行VHDL文本描述使每個(gè)電路模塊以及器件都以文本的形式出現(xiàn)然后通過(guò)編譯、波形分析、仿真、調(diào)試來(lái)完善每個(gè)器件的功能。單個(gè)器件制作完成后然后將它們生成庫(kù)文件并產(chǎn)生相應(yīng)的符號(hào)最后用語(yǔ)言將各個(gè)已生成庫(kù)

9、文件的器件的各個(gè)端口連接在一起從而形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。在上述工作的基礎(chǔ)上再進(jìn)行波形分析、仿真調(diào)試便完成整個(gè)軟件設(shè)計(jì)。參考文獻(xiàn)[1]王紅，彭亮，于宗光.FPGA現(xiàn)狀與發(fā)展趨勢(shì)[J]，電子與封裝，20077（7）:323.[2]方愷晴，徐成，劉峰.基于EDA技術(shù)的教學(xué)型CPU的設(shè)計(jì)與實(shí)現(xiàn)[J].實(shí)驗(yàn)技術(shù)與管理，200522（9）：4143.[3]包晗《FPGA器件的應(yīng)用研究》，(碩士學(xué)位論文)，2006[4]王雯雋基于Verilon