地鐵列車通信網(wǎng)絡(luò)研究與實現(xiàn).pdf

1、目前廣州地鐵一號線仍采用全進(jìn)口車輛，其車輛總線由西門子公司研制，已運(yùn)行10年之久。為了解決一號線車輛總線設(shè)備老化、備件昂貴、采購周期長等問題，同時也希望通過國產(chǎn)化技術(shù)改造，對原車輛總線進(jìn)行必要的優(yōu)化升級，本文研究并優(yōu)化了廣州地鐵一號線車輛總線控制器。 針對廣州地鐵一號線車輛總線的協(xié)議規(guī)范，本文以現(xiàn)場可編程門陣列（FPGA）為平臺設(shè)計了具有自主知識產(chǎn)權(quán)的數(shù)據(jù)鏈路層和物理層軟核。數(shù)據(jù)鏈路層軟核主要由先入先出（FIFO）模塊，循環(huán)冗余

2、碼校驗（CRC）模塊，串并轉(zhuǎn)換模塊等組成。其中FIFO模塊用于解決異步時鐘讀寫緩存問題；CRC模塊用于收發(fā)雙方校驗數(shù)據(jù)；串并轉(zhuǎn)換模塊用于實現(xiàn)8路并行數(shù)據(jù)和串行數(shù)據(jù)的轉(zhuǎn)換。物理層軟核主要用于完成不歸零碼（NRZ）與曼徹斯特碼之間的轉(zhuǎn)換，以及從輸入的曼徹斯特碼中提取位同步時鐘。位同步時鐘不但是編解碼模塊的基準(zhǔn)時鐘，其二分頻后也是數(shù)據(jù)鏈路層模塊的基準(zhǔn)時鐘。本文采用了構(gòu)造FPGA片內(nèi)全數(shù)字鎖相環(huán)（DPLL）的方法來實現(xiàn)位同步時鐘的提取，此方案具