design compiler使用筆記_dc中文筆記

1、http://spaces.msn.com/members/wawu/feed.rssDC 的手冊(cè)包括 3 部分，分別是命令行手冊(cè)，User Guide，以及參考手冊(cè)。其中參考手冊(cè)有 3 個(gè)，分別是：Constraints & TimingOptimization & Timing AnalysisRegister Retiming本系列筆記為閱讀這三個(gè)參考手冊(cè)所做的筆記Notes for DC Reference Ma

2、nual: Constraints & Timing, No.1本文檔（約束和時(shí)序）包括六章：1. 基本概念2. 約束設(shè)計(jì)3. 描述設(shè)計(jì)環(huán)境4. 指定時(shí)鐘和時(shí)鐘網(wǎng)絡(luò)5. 描述邏輯功能和信號(hào)端口6. 在層次化設(shè)計(jì)中傳播約束Notes for DC Reference Manual: Constraints & Timing, No.2基本概念篇： 基本概念篇：利用 DC 進(jìn)行綜合，主要的過(guò)程就是設(shè)定適當(dāng)?shù)募s束，從而指導(dǎo) D

3、C 綜合出較為優(yōu)化的結(jié)果，DC 當(dāng)中進(jìn)行綜合可以分成三大步驟：Transfer、Mapping、Optimization?？偟牧鞒虂?lái)說(shuō)為：1. 設(shè)定各種用于綜合的庫(kù)（.db 或者.lib 格式）這些庫(kù)包括標(biāo)準(zhǔn)單元庫(kù)、I/O 庫(kù)、Memory Compiler 生成的 Memory/Regfile 的.lib 庫(kù)以及各種 IP 核的庫(kù)。庫(kù)中主要描述了庫(kù)線負(fù)載模型、Max_transition、Max_Capacitance等等；各種單元的

4、時(shí)延、面積、邏輯功能、輸入輸出負(fù)載、功耗等等，注意，具有相同 footprint 的單元是可以互相替換的。2. 讀入設(shè)計(jì)此時(shí)可以對(duì)設(shè)計(jì)設(shè)定參數(shù)（Verilog 當(dāng)中的 parameter，VHDL 當(dāng)中的 generic） 。設(shè)計(jì)讀入以后將會(huì)被轉(zhuǎn)換（Transfer）成網(wǎng)表，該網(wǎng)表是基于一種通用庫(kù)的，即 gtech 庫(kù)（GenericTechnology） ，該庫(kù)可以較為容易的映射到各種實(shí)際的工藝庫(kù)當(dāng)中，當(dāng)然，這個(gè)庫(kù)是沒(méi)有時(shí)延的。3.

5、設(shè)定約束DC 的約束總體分成兩類：Design Rule Constraints 以及 Optimization Constraints。前者是必須要滿足的，包括工藝庫(kù)當(dāng)中進(jìn)行的各種限定，而后者是為了優(yōu)化而設(shè)定的?？偟恼f(shuō)來(lái)，約束包括面積，時(shí)序，負(fù)載，Porosity，動(dòng)態(tài)/漏功耗（使用 Power Compiler）等幾大類。4. 約束設(shè)定好之后，就可以讓 DC 根據(jù)這些約束將通用庫(kù)的網(wǎng)表映射（Mapping）到實(shí)際的庫(kù)當(dāng)中去，并進(jìn)行各

6、種的優(yōu)化（Optimization） ，此時(shí)就可以得到結(jié)果的網(wǎng)表，用于約束對(duì)象為 net，庫(kù)中每個(gè)單元的每個(gè)輸入/輸出 pin 都定義了該值（暈，UMC 的庫(kù)輸出 pin 有 max transition 和 max capacitance，而 smic 的庫(kù)則是輸入時(shí)鐘有 max transition，為何？雖然 input max_transition 和 output max_transition 是可以互換的） 。注意，DC

7、默認(rèn)對(duì) input/output 都沒(méi)有 transition time 的限制。而 input 的 max transition 取庫(kù)中該cell 的該 input pin 的 transition 值（如果有的話） ，output 的 max transition 則取庫(kù)中驅(qū)動(dòng)該 output 的 cell 的該 output pin 的 transition 值。輸入的 max_transition 本來(lái)應(yīng)該取決于該 port 受

8、誰(shuí)驅(qū)動(dòng)，而此時(shí)我們不知道，所以才取庫(kù)中一個(gè)默認(rèn)的值，庫(kù)中該默認(rèn)值應(yīng)該是一個(gè)單倍驅(qū)動(dòng)門對(duì)該輸入 cell 的 pin 的驅(qū)動(dòng)的 transition 時(shí)間。不過(guò)設(shè)定該max_transition 有什么意義呢？反正此時(shí)誰(shuí)來(lái)驅(qū)動(dòng)它也不知道，也不會(huì)有什么violation，其實(shí)該 max_transition 可以用于計(jì)算后面輸出的 transition，delay，power 等等，所以還是應(yīng)該有必要設(shè)定一下的。而輸出的 max_trans

9、ition 則取決于該輸出將會(huì)去驅(qū)動(dòng)誰(shuí)，所以應(yīng)該設(shè)定成將被驅(qū)動(dòng)的門的 input pin 要求的 max_transition。3. Max Capacitance約束的對(duì)象為 net。如果負(fù)載電容太大，則可能 1. 瞬時(shí)電流太大，2. RC 延遲增大，3. 功耗大。max capacitance 的對(duì)象可以是 input port 或者 design，對(duì)于 input port，設(shè)定max capacitance 應(yīng)該根據(jù)驅(qū)動(dòng)該 in

10、put port 的 cell 的情況設(shè)定，而對(duì)于其它的 design 中的 net，它們的負(fù)載電容只要能滿足時(shí)延要求就 OK 了，但是也可以設(shè)定一個(gè)值以便約束更嚴(yán)。4. Min Capacitance約束對(duì)象為 input/inout port，有的 cell 驅(qū)動(dòng)的最小負(fù)載有限制（有毛病？）5. Cell Degradation約束對(duì)象是 input port，應(yīng)該類似于 derating，隨著溫度、工藝、電壓的變化，延遲參數(shù)會(huì)隨

11、著變化，在很小的范圍內(nèi)，我們認(rèn)為是線性變化的，它們的線性因子叫 K-factor。Optimization Constraints：1. TimingTiming 的約束總是針對(duì)某條路徑的，而路徑可以是 In PortOut Port、In PortDin、DoutDin、DoutOut Port。異步路徑 異步路徑（即從輸入直接到輸出） ，時(shí)序的約束直接使用 input delay + output delay + gate dela

12、y + wire delay < set_max_delay，默認(rèn)的 input delay 和 output delay 等于 0，如果沒(méi)有設(shè)定 max_delay，則不會(huì)有 violation。同步路徑 同步路徑（相對(duì)于觸發(fā)器或者鎖存器的） ，則都是受時(shí)鐘約束，即 input delay + gate delay +wire delay + setup time < clock period，如果是鎖存器，則可以借用

13、（borrow）半個(gè)周期的時(shí)間，也就是 ... < 1.5*clock period；同樣 clock to q + gate delay + wire delay + output delay < clock period。注意同屬一個(gè)時(shí)鐘域的所有通路組成一個(gè) path group，它們?cè)谟?jì)算代價(jià)函數(shù)的時(shí)候具有同樣的權(quán)重。2. Area使用 set_max_area 來(lái)約束，不知 DC 如何估計(jì)連線的面積的？3． pow