基于調(diào)制的時(shí)間交織ADC數(shù)字校準(zhǔn)技術(shù)研究.pdf

1、微電子工藝上的演進(jìn)使得單片集成度不斷提高，但并沒有給傳統(tǒng)架構(gòu)的模數(shù)轉(zhuǎn)換器（Analog to Digital Converter，ADC）設(shè)計(jì)帶來太大的幫助，受各種非理想因素的限制，在單片上實(shí)現(xiàn)兼具高速和高精度的高性能ADC顯得十分困難。時(shí)間交織（Time-interleaved）技術(shù)的應(yīng)用則讓高性能ADC的設(shè)計(jì)者們看到了希望。
　　時(shí)間交織ADC以多片ADC交替采樣來實(shí)現(xiàn)高速采樣，是一種有效解決高速高精度矛盾的方式，現(xiàn)在越來越多

2、高端的ADC都采用這種架構(gòu)。然而，制造工藝上的偏差，使得時(shí)間交織ADC的通道間存在各種各樣的失配效應(yīng)。這些失配效應(yīng)嚴(yán)重地降低ADC的動態(tài)性能，這其中主要包括三種失配誤差，分別是失調(diào)失配、增益失配和采樣時(shí)間失配，必須將這三種誤差消除，才能達(dá)到真正意義上的高速高精度。在模擬電路中對各個(gè)子通道進(jìn)行嚴(yán)格的匹配設(shè)計(jì)收到的效果甚微，而利用數(shù)字電路的優(yōu)勢，通過數(shù)字輔助設(shè)計(jì)來實(shí)現(xiàn)誤差的消除卻顯得游刃有余。引入數(shù)字輔助設(shè)計(jì)已然成為當(dāng)前ADC設(shè)計(jì)的主流。<

3、br>　　在研究了當(dāng)前的一些時(shí)間交織ADC的校準(zhǔn)算法的基礎(chǔ)上，討論了這些算法的特點(diǎn)，并在深入了解這幾種失配誤差的特點(diǎn)后，研究了基于沃爾什序列調(diào)制的增益失配和采樣時(shí)間失配的全數(shù)字后臺校準(zhǔn)算法。該算法利用數(shù)字信號處理的方法，對增益和采樣時(shí)間失配所引起的雜散頻譜進(jìn)行有針對性的消減，能夠?qū)㈦s散頻譜進(jìn)行有效的消除，并且不會引入新的誤差。與已有的相關(guān)算法相比，基于沃爾什序列調(diào)制的校準(zhǔn)算法在校準(zhǔn)效果和硬件資源的開銷上都有較大的優(yōu)勢。
　　為了驗(yàn)

4、證算法層面的有效性，利用MATLAB/Simulink分別搭建了兩通道和四通道12bits的時(shí)間交織ADC的校準(zhǔn)算法模型，并進(jìn)行了行為級的仿真，驗(yàn)證了算法層面上的正確性和有效性;為了驗(yàn)證算法的可實(shí)現(xiàn)性，利用Verilog HDL在行為級的基礎(chǔ)上對算法進(jìn)行了RTL代碼的設(shè)計(jì)，并在Mentor公司的Modelsim上完成了RTL模型的功能仿真和驗(yàn)證;最后，為了對算法進(jìn)行硬件驗(yàn)證，在Altera公司的StratixⅣ系列的FPGA上進(jìn)行了硬件