時間交織ADC全數(shù)字校準算法的研究與設計.pdf

1、作為連接模擬域與數(shù)字域橋梁的高速高精度ADC一直是通信系統(tǒng)領域的研究熱點。隨著工藝的快速發(fā)展，各種非理想效應嚴重限制了單片ADC的性能。時間交織ADC(time-interleaved ADC，TIADC)利用多個ADC并行采樣工作是一種實現(xiàn)高采樣率的有效方法。然而由于制造工藝偏差以及采樣時間偏差等非理想因素的存在，導致時間交織ADC各子通道間出現(xiàn)失配，最終造成系統(tǒng)動態(tài)性能下降。
　　本文首先分析了這三種主要通道失配誤差的來源以及

2、對TIADC系統(tǒng)性能的影響。針對最難校準的時間誤差，設計實現(xiàn)了一種全數(shù)字校準算法。該校準算法包含基于通道互相關的時間誤差估計算法和基于泰勒級數(shù)展開的改進高階時間誤差補償算法，可以滿足在整個奈奎斯特頻率內(nèi)的有效校準。整個校準算法形成一個環(huán)路，可實現(xiàn)誤差的實時校正，同時可以擴展到任意通道數(shù)。
　　本文首先基于MATLAB/Simulink搭建了一個12bit-1GHz四通道TIADC校準算法模型，在輸入信號歸一化頻率為fin/fs=0

3、.4064時，仿真結果表明，經(jīng)校準后ENOB從4.84bits提升到11.96bits，SNR提升了42.9dB，證明了本文提出的校準算法的有效性;接著對校準算法進行RTL級設計，利用Verilog HDL對已有校準算法的行為級模型進行編碼，利用Modelsim完成了校準算法Verilog代碼的功能仿真;然后將代碼通過QuartusⅡ綜合下載到FPGA開發(fā)板上，完成了校準算法的硬件實現(xiàn)和驗證;最后，基于SMIC0.18μm工藝完成校準算