用于時間交織ADC的時鐘接收及分布網(wǎng)絡(luò)設(shè)計.pdf

1、TI-ADC由于架構(gòu)的先天優(yōu)勢，被廣泛地應(yīng)用于高速高精度ADC解決方案中。TI-ADC可以得到更快的最大轉(zhuǎn)換速度，更好的速度功耗折中，更低的時鐘網(wǎng)絡(luò)功耗以及降低ADC亞穩(wěn)態(tài)的概率。但是TI-ADC的缺點也很明顯：除了通道間的失配以及更大的面積外，TI-ADC還需要多相時鐘產(chǎn)生和分布電路，而通道ADC的采樣時間失配將嚴重影響其性能，甚至導(dǎo)致功能異常；另外多通道帶來了更大的輸入電容，使得系統(tǒng)對驅(qū)動能力的要求增加。
　　首先，本文介紹了

2、TI-ADC的基本原理，深入分析了由多通道帶來的時序失配以及輸入負載電容增加對整體TI-ADC性能的影響。本文采用主從式的采樣網(wǎng)絡(luò)結(jié)構(gòu)，使得前級驅(qū)動的負載電容大大減小，并且降低了時序校正的難度。
　　然后，本文詳細介紹了時鐘系統(tǒng)各模塊的工作原理和電路結(jié)構(gòu)。在時鐘接收器中，采用CML時鐘緩沖器降低了時鐘的抖動；由混合延遲鎖相環(huán)構(gòu)成的零延遲緩沖器使得主采樣時鐘與從采樣時鐘時序?qū)R；帶數(shù)字校正的延遲鎖相環(huán)得到高精度的32相時鐘，在選取不

3、同相的時鐘做簡單的或非操作得到各 Sub-ADC所需要的時鐘，降低了時序失配校正的復(fù)雜度。
　　最后，在55 nm-CMOS工藝下對所設(shè)計的電路進行了仿真和驗證。仿真結(jié)果表明，在1.2 GHz時鐘輸入下，時鐘接收器得到的時鐘抖動在200 fs以內(nèi)，功耗為26 mA；零延遲緩沖器中的延遲鎖相環(huán)工作頻率范圍能覆蓋400 MHz到1.2 GHz的頻段；多相時鐘之間的時序誤差小于2.8 ps。在2 V電源電壓下，時鐘系統(tǒng)總功耗為96 mW