eda復(fù)習(xí)總結(jié)

1、一．名詞解釋EDA 電子自動(dòng)化設(shè)計(jì) electronic design automationFPGA 現(xiàn)場(chǎng)可編程門陣列 field programmable gate arrayCPLD 復(fù)雜可編程邏輯器件 complex programmable logic deviceASIC 特定用途集成電路 application specific integrated circuitIP 知識(shí)

2、產(chǎn)權(quán) intellectual propertySOC 片上系統(tǒng) system on a chipFSM 有限狀態(tài)機(jī) finite state machineMPW 多用途晶圓 multi project wafer DSP 數(shù)字信號(hào)處理器 digital signal processorMCU 微程序控制器

3、 micro control unitHDL 硬件表述語(yǔ)言 hardware description languageVHDL 超高速集成電路硬件描述語(yǔ)言 very high speed integrated circuit hardware description language二．簡(jiǎn)答題1.top-down 方法：從系統(tǒng)硬件的高層次抽象描述向低層次物理描述的一系列轉(zhuǎn)化過程。從頂向下設(shè)計(jì)由功能級(jí)，

4、行為級(jí)描述開始；寄存器傳輸（RTL）級(jí)描述為第一個(gè)中間結(jié)果，再將 RTL 級(jí)描述由邏輯綜合網(wǎng)表或電路圖；利用 EDA 工具將網(wǎng)表自動(dòng)轉(zhuǎn)換換成目標(biāo)文件下載到現(xiàn)場(chǎng)可編程門陣列|復(fù)雜可編程邏輯器件或通過自動(dòng)布局布線設(shè)計(jì)成專用集成電路，從而得到電路與系統(tǒng)的物理實(shí)現(xiàn)。2.邏輯綜合主要通過綜合工具，依據(jù)設(shè)計(jì)人員設(shè)定的時(shí)序，面積等約束條件，將與工藝無(wú)關(guān)的 RTL 級(jí)的電路邏輯描述程序，轉(zhuǎn)化為與工藝相關(guān)的電路，是將程序設(shè)計(jì)轉(zhuǎn)化為硬件實(shí)現(xiàn)的重要環(huán)節(jié)。3.

5、簡(jiǎn)述可編程器件與 ASIC 在設(shè)計(jì)應(yīng)用成本等方面的優(yōu)缺點(diǎn)面向可編程邏輯器件的設(shè)計(jì)其設(shè)計(jì)投入資金小，風(fēng)險(xiǎn)小，開發(fā)周期短，調(diào)試靈活，易學(xué)易用，而 ASIC 設(shè)計(jì)的設(shè)計(jì)資金投入大，流片費(fèi)用都很昂貴，研發(fā)投片制作其有一定的失敗風(fēng)險(xiǎn)，且其開發(fā)周期較長(zhǎng)，調(diào)試改動(dòng)設(shè)計(jì)都比較困難，不過，產(chǎn)品進(jìn)入大批量生產(chǎn)后，ASIC 成品的成本往往低于可編程器件成本。4.top-down 過程分為：行為級(jí)描述，寄存器傳輸(RTL)級(jí)描述,邏輯綜合，物理實(shí)現(xiàn)。5.VHD

6、L 描述方式：行為級(jí)描述，RTL 級(jí)描述方式，結(jié)構(gòu)級(jí)描述方式。6.仿真過程：行為級(jí)仿真，RTL 仿真，門級(jí)仿真，后仿真。7.Top-down 設(shè)計(jì)方法特點(diǎn)：1）在系統(tǒng)設(shè)計(jì)早期就能發(fā)現(xiàn)設(shè)計(jì)中存在的問題，并盡可能在早期設(shè)計(jì)階段就能解決問題。2）自動(dòng)化8.top-down 優(yōu)勢(shì)中，其執(zhí)行與書寫順序相關(guān)，寫在前面的語(yǔ)句先執(zhí)行，寫在后面的依據(jù)后執(zhí)行。14.數(shù)據(jù)類型是用標(biāo)示符表征某個(gè)或某個(gè)數(shù)值的集合，數(shù)據(jù)類型按照定義可分為標(biāo)準(zhǔn)預(yù)定義數(shù)據(jù)類型和用戶自

7、定義數(shù)據(jù)類型，還有用戶自定義數(shù)據(jù)類型。在 VHDL 中若某個(gè)對(duì)象被聲明為某種類型，其值必須在該數(shù)據(jù)類型所限定的取值范圍之中，且只有相同的數(shù)據(jù)類型才能做賦值或運(yùn)算，不同數(shù)據(jù)類型的數(shù)據(jù)必須通過類型轉(zhuǎn)換一致后，才能運(yùn)算。故說 VHDL語(yǔ)言是強(qiáng)數(shù)據(jù)類型的描述語(yǔ)言。15.描述行為語(yǔ)言：信號(hào)賦值語(yǔ)言，進(jìn)程語(yǔ)句，子程序，塊語(yǔ)句，斷言語(yǔ)句。描述結(jié)構(gòu)語(yǔ)句：元件語(yǔ)句（COMPONENT） ，生成語(yǔ)句（GENERATE） ，參數(shù)說明語(yǔ)句（GENERIC）16

8、.并行信號(hào)賦值語(yǔ)句：一般信號(hào)賦值，條件信號(hào)賦值，選擇信號(hào)賦值。17.什么是 EDA？EDA 技術(shù)是一種以計(jì)算機(jī)為基本工作平臺(tái)，利用計(jì)算機(jī)圖形學(xué)，拓?fù)溥壿媽W(xué)，計(jì)算數(shù)學(xué)以及人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開發(fā)出來的一整套軟件工具，是一種幫助電子設(shè)計(jì)工程師從事電子元件產(chǎn)品和系統(tǒng)設(shè)計(jì)的綜合設(shè)計(jì)，電子設(shè)計(jì)自動(dòng)化技術(shù)，方法一般采用自頂向下的設(shè)計(jì)方法，也叫正向設(shè)計(jì)，它是針對(duì)傳統(tǒng)的自底向上的設(shè)計(jì)方法而提出的。18.什么是 IP 核？學(xué)習(xí) VH

9、DL 與掌握 IP 核技術(shù)的關(guān)系四什么？IP 核是具有知識(shí)產(chǎn)權(quán)的集成電路芯核的簡(jiǎn)稱，其作用是把一組擁有知識(shí)產(chǎn)權(quán)的電路設(shè)計(jì)集合在一起，構(gòu)成芯片的基本單位，以供設(shè)計(jì)時(shí)“搭積木”之用。19.信號(hào)賦值語(yǔ)句在進(jìn)程做并行語(yǔ)句，并發(fā)執(zhí)行，與語(yǔ)句所處位置無(wú)關(guān)。信號(hào)賦值語(yǔ)句在進(jìn)程內(nèi)或子程序內(nèi)做順序語(yǔ)句，按順序執(zhí)行，與語(yǔ)句所處位置無(wú)關(guān)。信號(hào)賦值語(yǔ)句符號(hào)為“<=” 變量賦值符號(hào)位”:=”用于信號(hào)賦值動(dòng)作，不立即生效 用于變量賦值動(dòng)作，會(huì)立即生效20

10、.Active—HDL 軟件工具對(duì) VHDL 程序進(jìn)行仿真方法有哪些?利用 Active—HDL 軟件工具對(duì) VHDL 程序進(jìn)行仿真時(shí)，常用的三種仿真方法：1）用圖形化界面加激勵(lì)（或手動(dòng)測(cè)試加激勵(lì)）方法簡(jiǎn)單，常用于初學(xué)者或簡(jiǎn)單的小程序仿真。2）編寫測(cè)試平臺(tái)文件（或編寫 testbench)的仿真方法可以方便地使用 VHDL 編寫做激勵(lì)文件。常用于工程設(shè)計(jì)實(shí)踐，尤其適用于需要反復(fù)多次仿真或測(cè)試激勵(lì)的跨平臺(tái)移植。3）編寫宏文件的仿真方法用命