應(yīng)用于DSP時(shí)鐘系統(tǒng)的電荷泵鎖相環(huán)設(shè)計(jì).pdf

1、鎖相環(huán)(PLL)電路廣泛應(yīng)用于實(shí)現(xiàn)高精度時(shí)鐘信號(hào)產(chǎn)生、無(wú)線通信調(diào)制解調(diào)技術(shù)及時(shí)鐘數(shù)據(jù)恢復(fù)與同步等功能。隨著現(xiàn)代社會(huì)信息化的不斷深化，對(duì)鎖相環(huán)的性能的要求也逐漸增高，鎖相環(huán)電路各電路參數(shù)之間的折衷關(guān)系也越來(lái)越緊張。本文以對(duì)鎖相環(huán)路各電路參數(shù)之間折衷關(guān)系的分析為基礎(chǔ)，綜合考慮芯片在工藝及成本上的限制，完成了一款面向數(shù)字信號(hào)處理器(DSP)時(shí)鐘產(chǎn)生系統(tǒng)的電荷泵鎖相環(huán)電路設(shè)計(jì)。
　　本文以傳輸函數(shù)為基礎(chǔ)對(duì)電荷泵鎖相環(huán)電路進(jìn)行系統(tǒng)級(jí)分析，建

2、立了多個(gè)基于不同環(huán)路參數(shù)的歸一化傳輸函數(shù)，分析各環(huán)路參數(shù)之間的折衷關(guān)系，借助Matlab數(shù)學(xué)分析工具對(duì)歸一化傳輸函數(shù)中各環(huán)路參數(shù)進(jìn)行幅頻響應(yīng)與相頻響應(yīng)的掃描分析，最終得出適用于DSP時(shí)鐘處理系統(tǒng)的系統(tǒng)設(shè)計(jì)方案。根據(jù)系統(tǒng)方案對(duì)各單元電路的指標(biāo)要求，在 Cadence平臺(tái)下完成了鑒相器、電荷泵模塊、壓控振蕩器及分頻器等單元電路的設(shè)計(jì)分析，并在中芯國(guó)際SMIC0.18um RF工藝下完成了電荷泵鎖相環(huán)整體電路設(shè)計(jì)及仿真驗(yàn)證，通過(guò)Virtuso

3、工具完成版圖的繪制與驗(yàn)證工作。
　　最終電荷泵鎖相環(huán)實(shí)現(xiàn)1~10倍頻輸出，頻率輸出范圍25MHz~350MHz，在300MHz標(biāo)稱(chēng)工作頻率下周期與周期抖動(dòng)(Cycle to Cycle)峰峰值小于20ps，鎖定時(shí)間小于46us，動(dòng)態(tài)功耗小于5mW。其中，電荷泵電路在0.5~1.5V輸出范圍內(nèi)電流失配誤差小于0.1％，壓控振蕩器的相位噪聲為-64.59dBc/Hz@100kHz、-91.39dBc/Hz@1MHz、-116.55dB