基于SoPC平臺的動(dòng)態(tài)時(shí)間規(guī)整算法加速系統(tǒng)實(shí)現(xiàn).pdf

1、隨著大數(shù)據(jù)時(shí)代的到來，針對時(shí)間序列的數(shù)據(jù)挖掘成為一個(gè)新興的研究方向。在時(shí)間序列數(shù)據(jù)挖掘中，時(shí)間序列的相似度度量是最基礎(chǔ)也是最重要的環(huán)節(jié)。在大量時(shí)間序列相似度度量算法中，動(dòng)態(tài)時(shí)間規(guī)整(Dynamic Time warping，DTW)算法是被業(yè)界廣泛認(rèn)可的最佳的時(shí)間序列度量算法。
　　隨著嵌入式設(shè)備的普及和發(fā)展，時(shí)間序列數(shù)據(jù)挖掘應(yīng)用于該平臺的需求也日益增加。嵌入式平臺對資源、性能和功耗要求較高。而對海量的時(shí)間序列相似度計(jì)算，提升嵌入

2、式平臺的性能和能量效率，進(jìn)行實(shí)時(shí)處理具有重要意義。
　　本文的主要研究工作是基于可編程片上系統(tǒng)(System-on-a-Programmable-Chip, SoPC)平臺，通過軟硬件協(xié)同設(shè)計(jì)方法，實(shí)現(xiàn)DTW算法的加速系統(tǒng)，以提升DTW計(jì)算性能并降低功耗，同時(shí)保證系統(tǒng)具有一定的靈活性。本文提出的DTW算法加速系統(tǒng)，充分利用了算法本身的并行性，實(shí)現(xiàn)了細(xì)粒度并行計(jì)算，具有較高的計(jì)算效率；該設(shè)計(jì)支持可配置參數(shù)計(jì)算，可配置的參數(shù)包括時(shí)間序

3、列長度，模板數(shù)量和 Sakoe-Chiba約束半徑等；本系統(tǒng)利用SoPC平臺，進(jìn)行合理的軟硬件劃分，基于FPGA實(shí)現(xiàn)的DTW-FPGA模塊作為軟件層的子函數(shù)被調(diào)用，提升了應(yīng)用設(shè)計(jì)的靈活性。
　　我們對本文提出的DTW算法加速系統(tǒng)進(jìn)行了大量、全面的實(shí)驗(yàn)測試。實(shí)驗(yàn)涵蓋多種數(shù)據(jù)集、針對多種應(yīng)用，以性能和功耗作為主要的目標(biāo)評價(jià)體系。實(shí)驗(yàn)中，本系統(tǒng)取得了平均6.91x的加速比和3.88x的能量效率提升，并且能夠適應(yīng)多種應(yīng)用和多種數(shù)據(jù)集的計(jì)算