CMOL電路單元映射的容錯技術(shù).pdf

1、隨著硅基集成電路的飛速發(fā)展，目前的主流工藝已到達了14nm，并將縮小至10nm以內(nèi)。MOS管的特征尺寸和線寬進一步縮小，使得基于光刻的制造技術(shù)復雜性更高，并且成本更為昂貴；線寬的縮小增強了連線間的串擾，將嚴重影響信號的完整性，傳統(tǒng)CMOS技術(shù)的發(fā)展將面臨著嚴峻的挑戰(zhàn)。為此，Likharev等人提出了CMOL(Cmos/nanowire/MOLecular hybrid)電路結(jié)構(gòu)，這是一種傳統(tǒng)CMOS技術(shù)與納米線、分子器件相結(jié)合形成的一種

2、新型納米混合電路結(jié)構(gòu)，它既保持著傳統(tǒng)CMOS技術(shù)豐富的邏輯功能的特點，又兼有納米器件高集成度和低制造成本的優(yōu)點，在摩爾定律面臨日益嚴峻的挑戰(zhàn)下，CMOL技術(shù)被認為是最有前途的替代傳統(tǒng) CMOS技術(shù)之一。然而，納米器件在自組裝的制造工藝中將會不可避免的產(chǎn)生各種缺陷，目前有關(guān)CMOL電路的計算機輔助工具中，主要是針對無缺陷情況下的單元映射，而針對缺陷的容錯映射技術(shù)是CMOL電路實用化過程中的關(guān)鍵技術(shù)之一。本文就是對CMOL電路中的單元容錯映

3、射技術(shù)進行研究，主要內(nèi)容包括以下三個部分：
　　(1)針對傳統(tǒng)模擬進化算法中再配置門節(jié)點的冗余選擇問題，提出了一種分級選擇電路門節(jié)點的容錯映射方法。首先通過拓撲排序求出電路門的邏輯級，然后采用級間隔的方式進行選擇，并對有缺陷連接的門節(jié)點進行懲罰，提高其被選擇配置的概率。與傳統(tǒng)的模擬進化算法相比，提出的方法平均選擇配置的門節(jié)點總數(shù)明顯減少，在納米二極管常開缺陷密度為40％時，犧牲0.18%的線長的情況下，CPU平均運行時間減少了30

4、.68%。
　　(2)針對缺陷CMOL電路有限的連通域資源與高扇出邏輯門映射之間的問題，引入邏輯復制等效變換技術(shù)。首先根據(jù)邏輯復制變換條件對電路進行等效變換，然后再進行初始單元映射和容錯映射。與傳統(tǒng)方法相比，在映射的單元面積平均增加了6.90%的代價下，缺陷密度為40%時，平均運行時間提高了3.29倍。
　　(3)針對CMOL電路中的納米二極管常閉缺陷的容錯映射問題，提出了一種有效的啟發(fā)式策略。首先分析了常閉缺陷對電路單元映