通用型高速LDPC碼編碼器的FPGA實現(xiàn)及其應(yīng)用研究.pdf

1、高速數(shù)據(jù)傳輸業(yè)務(wù)對通信系統(tǒng)的吞吐量需求越來越高，信道編碼技術(shù)是在保持系統(tǒng)功率不變的情況下，提高傳輸效率的重要手段。1963年，LDPC碼由Gallager博士提出，并于上世紀90年代被重新發(fā)現(xiàn)。作為目前性能最優(yōu)的糾錯碼之一，LDPC得到了廣泛應(yīng)用，高速LDPC碼編碼器的設(shè)計及FPGA實現(xiàn)具有較強的工程應(yīng)用價值。為了應(yīng)對信道時變的問題，將RC-LDPC碼與自適應(yīng)鏈路技術(shù)結(jié)合起來，能夠進一步提高系統(tǒng)效率。本文從編碼算法的通用性出發(fā)，提出了基

2、于優(yōu)化的高斯消元的編碼方案，在此基礎(chǔ)上，設(shè)計了一種校驗位并行分步運算的編碼器架構(gòu)，并在FPGA芯片上給出了實現(xiàn)結(jié)果。最后，對編碼器結(jié)構(gòu)進行了改進，使之可以應(yīng)用到AMC-HARQ系統(tǒng)之中。
　　本文取得成果和創(chuàng)新點有：
　　1、根據(jù)現(xiàn)有的編碼算法，提出了基于優(yōu)化的高斯消元的編碼方法。將一致校驗矩陣通過行列置換和高斯消元，使每個校驗位的運算只與預(yù)處理后矩陣的對應(yīng)行相關(guān)，具備了可以靈活并行處理的結(jié)構(gòu)。該算法通用性強，可以適用于隨機

3、構(gòu)造的LDPC碼，對于提高碼的糾錯性能有重要作用。
　　2、設(shè)計了一種校驗位分步并行運算的硬件結(jié)構(gòu)，通過同時計算所有校驗位，分步處理單個校驗位，明顯簡化了硬件結(jié)構(gòu)，減小了關(guān)鍵路徑時延，從而使編碼速率得到了提升。利用Vivado15.3硬件開發(fā)環(huán)境對編碼器進行了仿真、綜合、布局布線，并在Xilinx公司的Virter-7系列FPGA芯片上進行了板級測試，驗證了編碼器工作的正確性。實現(xiàn)結(jié)果表明，編碼器最高可以在270MHz工作時鐘頻率

4、下工作，估算吞吐量可達15.1Gbps，且占用的硬件邏輯資源和存儲資源較少。
　　3、構(gòu)造了具有7種碼率的LDPC碼，低碼率的校驗矩陣嵌套在高碼率校驗矩陣之中，可以利用高斯消元的編碼方案進行編碼。對上述固定碼率的LDPC碼編碼器結(jié)構(gòu)進行了改進，通過加入碼率選擇模塊，使其可以在7種碼率條件下工作。結(jié)合信道估計模塊和自動重傳請求機制，該RC-LDPC碼編碼器在基于AMC-HARQ的自適應(yīng)鏈路中，能進一步提高系統(tǒng)的傳輸效率。由于僅僅對控