基于FPGA的LDPC碼高速譯碼器的設(shè)計與實現(xiàn).pdf

1、隨著空間科學技術(shù)的飛速發(fā)展和信道編碼技術(shù)的不斷探索，數(shù)字通信系統(tǒng)越來越復(fù)雜，對通信設(shè)備的傳輸速度和誤碼率的要求越來越高。目前國內(nèi)信道編碼技術(shù)相對比較落后，并不能達到數(shù)字通信高速傳輸?shù)囊?，因此有必要對信道編碼技術(shù)進行研究，特別是對編譯碼技術(shù)進行設(shè)計與實現(xiàn)。而低密度奇偶校驗碼（Low-Density Parity-Check Codes，LDPC）是近年來信道編碼領(lǐng)域的一個里程碑式的進展，其優(yōu)異的糾錯性能和并行的譯碼算法使得它在數(shù)字通信系

2、統(tǒng)中得到廣泛應(yīng)用。盡管如此，當前硬件實現(xiàn)的LDPC碼譯碼器仍然存在著速度較低、性能較差以及靈活性不夠等問題。鑒于此，在FPGA上設(shè)計與實現(xiàn)LDPC碼高速譯碼器對實際工程應(yīng)用具有極大的意義。
　　本文主要研究如何在FPGA上設(shè)計與實現(xiàn)LDPC碼的高速譯碼。首先對LDPC碼的基礎(chǔ)理論以及譯碼算法進行深入研究，重點分析了概率域BP譯碼算法、對數(shù)域BP譯碼算法、最小和譯碼算法以及改進最小和譯碼算法，并通過仿真分析和比較了這些譯碼算法的譯碼

3、性能，以便于尋找出適合在FPGA上設(shè)計與實現(xiàn)的譯碼算法，并優(yōu)化改進使其進行高速譯碼。然后，依據(jù)本文所給出的譯碼器的高速需求，選出易于設(shè)計與實現(xiàn)的準循環(huán)LDPC碼，并根據(jù)其碼型轉(zhuǎn)換成塊準循環(huán)LDPC碼，采用高并行度的方式對高速譯碼器進行設(shè)計，包括譯碼數(shù)據(jù)輸入輸出模塊、變量節(jié)點與校驗節(jié)點的更新、譯碼信息的存儲等，對提高譯碼器吞吐量的設(shè)計方法進行了優(yōu)化，如高效利用硬件資源、系統(tǒng)高時鐘穩(wěn)定工作、最大迭代次數(shù)的有效降低等；最后在搭載有Xilinx

4、公司Virtex5系列的FPGA芯片的板卡上設(shè)計Verilog硬件譯碼程序，并實現(xiàn)了CCSDS推薦的(8176,7154)LDPC縮短碼的高速譯碼，包括數(shù)據(jù)輸入輸出控制，譯碼數(shù)據(jù)高效存儲，變量節(jié)點單元各功能模塊和校驗節(jié)點單元各功能模塊的實現(xiàn)，并對其進行測試驗證以此來分析其性能。
　　綜上所述，通過對LDPC碼的相關(guān)原理及其譯碼算法進行研究與分析，利用MATLAB仿真，采用FPGA對LDPC碼高速譯碼器進行設(shè)計與優(yōu)化，并編寫Veri