基-4FFT處理器的設(shè)計與物理實現(xiàn).pdf

1、本論文課題是以國家部委某DSP關(guān)鍵IP核研究項目為基礎(chǔ)展開的,主要完成雷達信號處理器中的FFT處理模塊的VLSI設(shè)計和物理實現(xiàn)。本文在研究各種FFT算法的基礎(chǔ)上,選擇按時間抽取的基-4算法作為處理器的實現(xiàn)算法,數(shù)據(jù)采用16位定點數(shù)格式順序輸入;并提出了一種基于存儲器方式的流水線結(jié)構(gòu) FFT硬件實現(xiàn)方法,硬件結(jié)構(gòu)為5級流水線結(jié)構(gòu)設(shè)計,數(shù)據(jù)位寬逐級擴展。硬件設(shè)計包含存儲單元、蝶形運算單元、復數(shù)乘法器、地址產(chǎn)生及控制單元、旋轉(zhuǎn)因子ROM和倒位

2、序模塊等多個子模塊。
　　設(shè)計采用數(shù)據(jù)位寬逐級擴展的方式,在同樣運算量和復雜度條件下, DIT較DIF可以節(jié)省一定存儲空間。存儲單元的設(shè)計中將數(shù)據(jù)實部和虛部拼接存儲,進一步減小存儲單元面積。采用基于存儲器方式的流水線結(jié)構(gòu)硬件設(shè)計,每級僅包含一個蝶形運算模塊和復數(shù)乘法器,改進的復數(shù)乘法器設(shè)計進一步減少硬件資源的消耗,具有面向高速、大容量數(shù)據(jù)流的實時處理能力。硬件流水級劃分不同于算法流水級劃分的設(shè)計,方便設(shè)計向其他點數(shù)擴展。旋轉(zhuǎn)因子乘

3、以214后以16位定點整數(shù)格式存儲在ROM中。
　　通過Modelsim和Matlab相結(jié)合的辦法,分別采用正弦信號、掃頻正弦信號和線性調(diào)頻信號驗證了電路功能的正確性,誤差的量級為10-3。利用DC綜合工具對FFT處理器進行了邏輯綜合。處理器可工作在200MHz頻率下。在初始狀態(tài)下完成1024點的FFT運算,從輸入第一個數(shù)據(jù)到輸出最后一個計算結(jié)果需要3092個時鐘周期,200MHz頻率下所需時間為15.46μs;在正常流水工作狀態(tài)

4、下完成一個1024點FFT運算需要1024個時鐘周期,所需時間為5.12μs。
　　在SMIC CMOS0.13um標準工藝庫下,采用SoC Encounter工具完成了物理實現(xiàn)。采用展平式物理設(shè)計方法,流水級宏模塊按照數(shù)據(jù)流圖的順序進行放置,級內(nèi)采用就近原則放置。先采用時序驅(qū)動自動布局,然后執(zhí)行幾次時序和擁塞兼顧的布局優(yōu)化操作。采用插入天線二極管和跳層布線的方法來修復深亞微米尺寸下的天線問題。處理器核的功耗值為536mW,核面積