一種高效片間互聯(lián)接口協(xié)議的設(shè)計與實現(xiàn).pdf

1、隨著半導(dǎo)體工藝的日趨成熟，超大規(guī)模集成電路迅猛發(fā)展。但傳統(tǒng)的單核處理器性能，與當前亟待研究的計算密集型應(yīng)用需求，如核能開發(fā)、宇宙空間探索，以及炙手可熱的人工智能，仍存在不可逾越的鴻溝。因此，計算機體系結(jié)構(gòu)逐漸由單核向多核、眾核、多片發(fā)展。以Intel為代表的同構(gòu)多核、多片系統(tǒng)與以NVIDIA為代表的異構(gòu)多核、多片系統(tǒng)，逐漸成為芯片設(shè)計的必然趨勢。在此背景下，如何準確、高效地傳輸數(shù)據(jù)，成為多核、多片系統(tǒng)中至關(guān)重要的技術(shù)重心與設(shè)計難點。

2、r>　　片間互聯(lián)接口協(xié)議主要有兩種:支持路由功能的胖樹結(jié)構(gòu)協(xié)議，與不支持路由功能的全互聯(lián)結(jié)構(gòu)協(xié)議。當計算處理器核數(shù)小于8時，由于胖樹結(jié)構(gòu)協(xié)議控制模塊設(shè)計復(fù)雜，多核之間需要交換機進行數(shù)據(jù)轉(zhuǎn)發(fā)，所以互聯(lián)結(jié)構(gòu)占用的面積與功耗較大。片間互聯(lián)的實現(xiàn)技術(shù)主要包含兩種:串行技術(shù)和并行技術(shù)。但隨著芯片面積逐漸減小，并行互聯(lián)技術(shù)中，互聯(lián)線間實現(xiàn)物理絕緣難度加大，時鐘偏差與信號串擾也日趨嚴重，此外，該技術(shù)需要占用芯片大量的引腳數(shù)，增大了封裝難度與成本，降低

3、了可靠性。因此，一種高效、可靠的全互聯(lián)串行互聯(lián)接口協(xié)議對于多片架構(gòu)設(shè)計具有十分重要的意義。
　　針對應(yīng)用領(lǐng)域?qū)ζg互聯(lián)接口實時性和高帶寬的需求，本文深入調(diào)研現(xiàn)有的互聯(lián)協(xié)議，提出一種基于“包”，具備低延遲、高帶寬以及高擴展性的全互聯(lián)串行互聯(lián)接口協(xié)議SLink。該協(xié)議由事務(wù)層、數(shù)據(jù)鏈路層和物理層三個部分組成。協(xié)議“包”格式簡潔，選擇LVDS技術(shù)作為物理層的數(shù)據(jù)傳輸基礎(chǔ)，支持可配置的CRC校驗和硬件檢測重傳機制?；赟Link協(xié)議定義，