基于國密算法的金融IC芯片硬件加速電路設計.pdf

1、傳統(tǒng)磁卡容易被復制，存在大量偽卡欺詐問題。因此國際的EMV組織大力推行傳統(tǒng)磁卡向金融IC卡轉(zhuǎn)移的“EMV”遷移運動；而中國央行則緊跟國際EMV組織的金融IC卡標準并提出了具有自主知識產(chǎn)權(quán)的基于國密的PBOC3.0金融IC卡標準，研究與設計實現(xiàn)符合PBOC3.0標準的金融IC芯片對我國的金融IC行業(yè)有重要意義。
　　金融IC芯片的安全核心是密碼引擎，研究與實現(xiàn)適合金融IC芯片應用的國家密碼算法能夠為金融IC芯片的安全保駕護航。

2、>　　本文首先對PBOC3.0標準進行了深入研究與分析，并對其所需的安全算法進行了復雜度分析。接著設計了金融IC芯片的硬件系統(tǒng)架構(gòu)，并重點研究與實現(xiàn)了能滿足PBOC3.0標準的小面積密碼硬件加速引擎：國密算法SM2用作脫機數(shù)據(jù)認證，國密算法SM4用作安全報文協(xié)議。
　　針對SM2的實現(xiàn)，首先，考慮到金融IC應用需要的高安全性，在標量乘算法選擇上采用了能抵抗功耗攻擊的Double-Add-Always算法；同時，本文采用了坐標轉(zhuǎn)換的

3、方式來減小點加點倍算法的實現(xiàn)復雜度，并基于此設計了有限指令狀態(tài)機來實現(xiàn)點加點倍運算，優(yōu)化了指令調(diào)度過程減少運算所需時鐘周期；此外，考慮到金融IC芯片資源有限，綜合考慮面積與速度，本文還優(yōu)化設計了基于64位乘累加器的大數(shù)乘法器，并根據(jù)SM2的模參數(shù)優(yōu)化設計了快速模約減單元；另外，設計了統(tǒng)一的模加減運算單元以減少邏輯電路數(shù)目；通過合理的數(shù)據(jù)通路設計，僅使用一個模乘器和兩個模加減器就能夠完成點加點倍運算。
　　在設計SM4算法過程中，首

4、先根據(jù)遞推公式優(yōu)化設計了SM4算法固定參數(shù)生成電路，采用實時生成的方法能夠極大的減小電路面積；接著對S盒的實現(xiàn)方式進行了分析討論與優(yōu)化設計；最后，根據(jù)對SM4算法的分析，發(fā)現(xiàn)其加解密與密鑰擴展具有相同的數(shù)據(jù)通路，因此可以進行數(shù)據(jù)通路的復用；采用數(shù)據(jù)通路共享的方式設計了4種不同的復用程度的數(shù)據(jù)通路結(jié)構(gòu)，并分別對其進行了比較研究并給出了各自的應用場合。
　　本文在設計完加密引擎后對其進行了安全功能仿真與FPGA驗證，結(jié)果表明所設計的加

5、密算法功能正確。本文還在SMIC0.13μm EFlash工藝下完成了電路的ASIC實現(xiàn)。在ASIC實現(xiàn)中，SM2加密引擎占用面積278788μm2，折算成等效門約為68.8k等效門，最高運行頻率為127.8MHz，完成一次標量乘算法所需時間為1347μs，吞吐率為190kbps；核心的模乘運算完成一次256bit的大數(shù)模乘所需周期為16，吞吐率達到了2.046Gbps。所設計的SM4算法電路在8bit串行化共享數(shù)據(jù)通路下能夠?qū)崿F(xiàn)最小面