數(shù)字電路板測(cè)試系統(tǒng)硬件設(shè)計(jì).pdf

1、隨著現(xiàn)代數(shù)字電子技術(shù)的發(fā)展，測(cè)試已經(jīng)是數(shù)字電路設(shè)計(jì)中費(fèi)用最高、難度最大、耗時(shí)最長(zhǎng)的一個(gè)環(huán)節(jié)。如何有效地進(jìn)行數(shù)字電路板測(cè)試，密切關(guān)系著數(shù)字設(shè)備的研發(fā)時(shí)間及系統(tǒng)可靠性等問題。針對(duì)傳統(tǒng)依靠人工使用示波器、萬用表、邏輯分析儀等設(shè)備對(duì)數(shù)字電路板進(jìn)行測(cè)試具有過程復(fù)雜、工作量大、可靠性低等缺點(diǎn)，本課題研究一套通用的高性能、自動(dòng)化數(shù)字電路板測(cè)試系統(tǒng)。系統(tǒng)主要性能指標(biāo)為：測(cè)試頻率最高達(dá)50MHz并可調(diào)；測(cè)試電平兼容-6V～+9V，可編程步長(zhǎng)為100mV；

2、測(cè)試通道達(dá)256路，能同步工作；每通道存儲(chǔ)深度最大達(dá)1MBits，電流驅(qū)動(dòng)能力達(dá)50mA并有過載保護(hù)，輸入、輸出均可三態(tài)。
　　本課題主要完成數(shù)字電路板測(cè)試系統(tǒng)的下位機(jī)硬件電路設(shè)計(jì)及硬件驅(qū)動(dòng)程序設(shè)計(jì)。核心處理系統(tǒng)采用FPGA+SDRAM方案實(shí)現(xiàn)，解決了傳統(tǒng)數(shù)字電路板測(cè)試系統(tǒng)靈活性低、存儲(chǔ)深度小、測(cè)試速度慢等問題。發(fā)送驅(qū)動(dòng)模塊可三態(tài)輸出，能發(fā)送比傳統(tǒng)測(cè)試系統(tǒng)更多樣化的測(cè)試向量。接收調(diào)理模塊采用兩級(jí)比較結(jié)構(gòu)，可判斷高、低電平及不定狀態(tài)

3、，提高了故障判斷的準(zhǔn)確性。測(cè)試過程為：上位機(jī)初始化測(cè)試電平、測(cè)試頻率及測(cè)試通道數(shù)后，下位機(jī)接收上位機(jī)發(fā)送的測(cè)試向量保存到發(fā)送緩存模塊，通過發(fā)送調(diào)理電路連續(xù)地輸出至被測(cè)數(shù)字電路板；被測(cè)電路板響應(yīng)后，經(jīng)接收調(diào)理電路保存至接收緩存模塊，最后集中發(fā)往上位機(jī)供其分析處理；通過對(duì)比發(fā)送的測(cè)試向量與被測(cè)電路板的響應(yīng)向量，可對(duì)被測(cè)電路板進(jìn)行性能分析與故障檢測(cè)。
　　經(jīng)過現(xiàn)場(chǎng)調(diào)試與驗(yàn)證，本課題設(shè)計(jì)的數(shù)字電路板測(cè)試系統(tǒng)性能穩(wěn)定，各項(xiàng)性能參數(shù)均能達(dá)到預(yù)