基于SRT算法高性能除法器設計及性能改進.pdf

1、在新工藝水平下，深入研究除法算法和設計結構，提升除法運算部件性能，進而促進微處理器整體性能提高十分必要。本文在此思想指導下，對整數除法運算和浮點除法運算分別進行研究，提出優(yōu)化設計結構，并進行綜合性能分析，具體內容如下所述。
　　首先基于SRT-16算法設計和實現一個整數除法器，可以進行64位和32位的有符號整數除法運算。根據商值位數n=log2r的關系式，可知當SRT算法基數值r=16時，每次迭代可以得到四位商值，極大加快了除法運

2、算速度。并在28nm的工藝條件下，設置綜合的電壓和溫度是(0.9v,25℃)，對整數除法器進行綜合，得到整數除法器綜合后的面積是39079μm2，延時為490ps。最后對比SRT-4算法實現的整數除法黃金模型的性能，在不考慮面積因素，僅考慮延時、功耗對性能的影響下，本文設計的整數除法器性能提高約27％。
　　其次基于SRT-8算法和SRT-16算法分別設計和實現一個浮點除法器。浮點數值的尾數處理相對于傳統(tǒng)SRT算法浮點除法器做了較

3、大的改進。首先，在算法上將SRT-算法與數字循環(huán)算法中的恢復余數算法思想結合，限制商值在非負值范圍內，避免商值為負數時的規(guī)格化處理；其次，將部分余數的計算設置為全商值范圍內的并行運算，并采用進位保留加法器以提高運算速度，根據部分余數的符號選擇本次迭代的商值。在電壓和溫度為（0.9v,25℃），28nm工藝條件下，分別對兩個浮點除法器進行綜合。SRT-8算法浮點除法器綜合后的面積是13379μm2，延時471ps；SRT-16算法的浮點除

4、法器綜合后面積是23951μm2，延時是517ps，分別與SRT-4算法實現的同結構浮點除法器進行對比，基數8浮點除法器和基數16浮點除法器的延時分別優(yōu)化19%和29%。
　　最后在上文提出的基于SRT-16算法的浮點除法器的基礎上設計和實現共享結構浮點除法器，可以同時進行四組單精度浮點數據的除法或開方的迭代運算。數據組的優(yōu)先級設置原則是時間為先，越早進入除法器的數據組優(yōu)先級越高。然后設計商值范圍查找表和尾數處理共享結構。因為尾數