四路搶答器eda課程設計

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文檔簡介

1、　　摘要　　我國科技迅速發(fā)展，而電子行業(yè)這個新興產業(yè)的發(fā)展更是日新月異，在很多行業(yè)和競爭場合都要求有公正的快速的裁決，例如體育競技、證券、股票交易，以及各種智力競賽等。在現在社會中，智力競賽更是作為一種生動活潑的教育形式和方法來引起觀眾和參與者的極大地興趣，在各種各樣的競賽中，往往有幾組或多組選手參加，這時當主持人針對某個問題提問時，選

2、手們都要經過比賽搶答，對于必答問題，一般都有時間限制，到時會有報警提示；對于搶答部分，先要判斷哪組先按鍵，為了公平，就要求人們能夠設計一種電路來充當裁判員，一般搶答電路由很多模塊組成，本課程設計介紹了一種實用的設計方法來實現四人搶答器，基于設計要求，本文主要是從鎖存器及計數器功能和VHDL語言著手，但側重點在用VHDL語言上。首先簡單介紹一下數字電路、EDA、VHDL等的有關知識，其次介紹了一下設計要求和我的設計構想，再運用VHDL語言

3、特點，寫出程序代碼，最后是一些總結和搶答器部分實驗電路圖與倒計時設計的電路圖和用Quayus II軟件仿真的結果部分圖附錄等部分。　　關鍵詞：置位；復位；鎖存；計數器；七段顯示器；譯碼器;　　目錄　　摘要1

4、　　引言3　　第1章設計要求4　　第2章方案闡述論證4　　2.1基本原理4　　2.2設計框圖5&

5、lt;p>　　2.3搶答器的模塊介紹5　　第3章單元電路設計7　　3.1搶答鑒別模塊7　　3.1.1 VHDL源程序7　　3.1.3 RTL電路9　　3.2搶答計時模塊9<p&

6、gt;　　3.2.1 VHDL源程序9　　3.2.2仿真圖11　　3.2.3 RTL電路11　　3.3數據選擇模塊12　　3.3.1 VHDL源程序12　　3.3.2 仿真圖13

7、;　　3.3.3 RTL電路14　　3.4報警模塊14　　3.4.1 VHDL源程序14　　3.4.2 仿真圖15　　3.4.3 RTL電路16　　3.5譯碼模塊16　　3.5

8、.1．VHDL源程序16　　3.5.2 仿真圖17　　3.5.3 RTL電路18　　3.6頂層文件18　　3.6.1VHDL源程序18　　3.6.2仿真圖20　　3.6.3 R

9、TL電路21　　3.7主電路連線圖22　　第4章心得體會23　　參考文獻24　　引言　　數字電路主要是基于兩個信號（我們可以簡單的說是有電壓

10、和無電壓），用數字信號完成對數字量進行算術運算和邏輯運算的電路我們稱之為數字電路，它具有邏輯運算和邏輯處理等功能，數字電路可分為組合邏輯電路和時序邏輯電路。　　EDA技術又稱電子設計自動化，它是為解決自動控制系統設計而提出的，從70年代經歷了計算機輔助設計（CAD），計算機輔助工程（CAE），電子系統設計自動化（ESDA）3個階段。前兩個階段的EDA產品都只是個別或部分的解決了電子產品設計中的工

11、程問題；第三代EDA工具根據工程設計中的瓶頸和矛盾對設計數據庫實現了統一管理，并提出了并行設計環(huán)境概念，提供了獨立于工藝和廠家的系統級的設計工具。　　VHDL（VERY HIGH SPEED INTEGRATED CIRCUIT HARDWARE DESCRIPTION LANGUAGE）語言最早是有美國國防部提出的，它支持行為領域和結構領域的硬件描述，并且可以從最抽象的系統級一直到最精確的邏輯

12、級，在描述數字系統時，可以使用前后一致的語義和語法跨越多個層次，并且使用跨越多個級別的混合描述模擬該系統。因此，它可以由高層次行為描述子系統及低層次詳細實現子系統所組成的系統模擬。它有兩個版IEEEStd1076-1987[LRM87]和IEEEStd1076-1993[LRM93]，他們并不完全兼容，但做一些修改就可以兼容了。 　　許多公司都為VHDL開發(fā)出了編譯和仿真軟件，其中Max+plu

13、sII(或寫成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(Altera第四代PLD開發(fā)系統被稱為：QuartusII，主要用于設計新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設計者不需精通器件內部的復雜結構。設計者可以用自己熟悉的設計工具（如原理圖輸入或硬件描述語言）建立設計，MAX+PLUSII把這些設計轉自動換成最終所需的格式。其設計速度非?？臁τ谝话銕浊чT的電路設計，使用MAX

14、+PLUSII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計處理一般在數分鐘內內完成。特別是在原理圖輸入等方面。 　　第1章設計要求　　1.設計一個可容納4組參賽者同時搶答，每組設置一個按鈕供搶答者使用。　　2.設置搶答器使能信號，當此信號有效

15、時，若參賽選手按下搶答開關，則搶答器能判斷出第1搶答者并指示該組搶答成功，其他組參賽者的搶答開關不起作用。若提前搶答，則對相應的參賽者發(fā)出警報；　　3.系統具有清零功能，當清零信號有效時，搶答器對前一輪搶答的第1搶答者判斷結果清零，恢復為初始狀態(tài)；　　4．具有計分功能，若搶答成功者滿足得分條件，則增加相應分數，答錯不扣分<p

16、>　　任務:劉尹尹主要負責查資料,做編成,實現仿真;郭海年主要負責查資料,做PPT,實訓報告;李春暉主要負責查資料,整理,答辯;　　第2章方案闡述論證　　2.1基本原理　　本設計為四路智能搶答器，所以這種搶答器要求有四路不同組別的搶答輸入信號，并能識別最先搶答的信號

17、，直觀地通過數顯和蜂鳴等方式顯示出組別；對回答問題所用的時間進行計時、顯示、超時報警、預置答題時間，同時該系統還應有復位、倒計時啟動功能。　　搶答過程：主持人按下系統復位鍵（RST），系統進入搶答狀態(tài)，計時模塊和計分模塊輸出初始信號給數碼顯示模塊并顯示出初始值。當某參賽組搶先將搶答鍵按下時，系統將其余三路搶答信號封鎖，同時揚聲器發(fā)出聲音提示，組別顯示模塊送出信號給數碼顯示模塊，從而顯示出該搶答成

18、功組臺號，并一直保持到下一輪主持人將系統清零為止。主持人對搶答結果進行確認，隨后，計時模塊送出倒計時計數允許信號，開始回答問題，計時顯示器則從初始值開始以計時，在規(guī)定的時間內根據答題的正誤來確定加分或不扣分，并通過數碼顯示模塊將成績顯示出來。計時至0時，停止計時，揚聲器發(fā)出超時報警信號，以中止未回答完問題。當主持人給出倒計時停止信號時，揚聲器停止鳴叫。若參賽者在規(guī)定時間內回答完問題，主持人可給出倒計時計數停止信號，以免揚聲器鳴叫。主持人

19、按下復位鍵，即RST為高電平有效狀態(tài)，清除前一次的搶答組別，又可開始新的一輪的搶答。　　此搶答器的設計中采用自頂向下的設計思路，運用VHDL硬件描述語言對各個模塊進行層次化、系統化的描述，并且先設計一個頂層文件，再把各個模塊連接起來。　　2.2設計框圖　　主

20、電路　　2.3搶答器的模塊介紹　　將該任務分成五個模塊進行設計，分別為：搶答器鑒別模塊、搶答器計時模塊、數據選擇模塊、報警模塊和譯碼模塊，最后是撰寫頂層文件。　　2.3.1搶答器鑒別模塊：　　在這個模塊中主要實現搶答過程中的搶答功能，并能對超前搶答進行

21、警告，還能記錄無論是正常搶答還是朝前搶答者的臺號，并且能實現當有一路搶答按鍵按下時，該路搶答信號將其余的搶答封鎖的功能。其中有四個搶答信號s0、s1、s2、s3；搶答使能信號s；搶答狀態(tài)顯示信號states；搶答與警報時鐘信號clk2；系統復位信號rst；警報信號tmp。　　搶答鑒別模塊圖　　2.3.2搶答器計時模塊

22、：　　在這個模塊中主要實現搶答過程中的計時功能，在有搶答開始后進行30秒的倒計時，并且在30秒倒計時后無人搶答顯示超時并報警。其中有搶答時鐘信號clk2；系統復位信號rst；搶答使能信號s；搶答狀態(tài)顯示信號states；無人搶答警報信號warn；計時中止信號stop；計時十位和個位信號tb，ta。　　2.3.3數據選擇模塊：<

23、;p>　　在這個模塊中主要實現搶答過程中的數據輸入功能，輸入信號a[3..0]、b[3..0]、c[3..0]；計數輸出信號s；數據輸出信號y；計數脈沖clk2，實現a、b、c按脈沖輪流選通，在數碼管上顯示。　　數據選擇模塊　　2.3.4報警模塊：　　在這個模塊中主要實

24、現搶答過程中的報警功能，當主持人按下控制鍵，有限時間內人搶答或是計數到時蜂鳴器開始報警，有效電平輸入信號i；狀態(tài)輸出信號q；計數脈沖clk2。　　2.3.5譯碼模塊：　　在這個模塊中主要實現搶答過程中將BCD碼轉換成7段的功能。　　譯碼顯示電路圖&

25、lt;p>　　2.3.6頂層文件：　　在這個模塊中是對前五個模塊的綜合編寫的頂層文件。　　第3章單元電路設計　　3.1搶答鑒別模塊　　3.1.1 VHDL源程序　　library

26、ieee;--搶答鑒別模塊　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity qdjb is　　port(rst,clk2:in std_logic;&l

27、t;p>　　s0,s1,s2,s3:in std_logic;　　states:buffer std_logic_vector(3 downto 0);　　tmp:out std_logic);　　end qdjb;　　arch

28、itecture one of qdjb is　　signal st:std_logic_vector(3 downto 0);　　begin　　p1:process(s0,rst,s1,s2,s3,clk2)

29、begin　　if rst='0' then 　　tmp<='0';st<="0000";　　elsif clk2'event and clk2='1' then

30、　　if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' ) then st(0)<='1';　　end if ;　　if (s1

31、='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' ) then st(1)<='1';　　end if ;　　if (s2='1&

32、#39; or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' ) then st(2)<='1';　　end if ;　　if (s3='1' or

33、st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' ) then st(3)<='1';　　end if ;　　tmp<=s0 or s1 or s2 or s3;&

34、lt;/p>　　end if ;　　end process p1;　　p2:process(states(0),states(1),states(2),states(3))　　begin

35、　　if (st="0000") then states<="0000"; elsif (st<="0001") then states<="0001";　　elsif (st<="0010") then states<="0010&

36、quot;; elsif (st<="0100") then states<="0011";　　elsif (st<="1000") then states<="0100"; 　　end if; </p&g

37、t;　　end process p2;　　end one;　　3.1.2仿真圖：　　分析：s3選手處于下降沿，S2，S1，S0選手處于低電平，rst復位端處于高電平clk2處于高電平，tmp發(fā)出有成功者搶答的警報，同

38、時序號4鎖存到states中去。　　3.1.3 RTL電路　　3.2搶答計時模塊　　3.2.1 VHDL源程序　　library ieee;--搶答器計時模塊　　use ieee.std_lo

39、gic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity js is　　port(clk,rst,s,stop:in std_logic;　　warn:out std_logic;<p&g

40、t;　　ta,tb:buffer std_logic_vector(3 downto 0));　　end js;　　architecture one of js is　　signal co:std_logic;　　b

41、egin　　p1:process(clk,rst,s,stop,ta)　　begin　　if rst='0' or stop='1' then　　ta<="0000&

42、quot;;　　elsif clk'event and clk='1' then　　co<='0';　　if s='1' then　　if ta="0000&qu

43、ot; then　　ta<="1001";co<='1';　　else ta<=ta-1;　　end if; 　　end if;</p&

44、gt;　　end if;　　end process p1;　　p2:process(co,rst,s,stop,tb)　　begin　　if rst='0'

45、or stop='1' then　　tb<="0010";　　elsif co'event and co='1' then　　if s='1' then　　if tb="0000&

46、quot; then tb<="0011"; 　　else tb<=tb-1;　　end if;　　end if;　　end if;</b&

47、gt;　　end process p2;　　end one;　　3.2.2仿真圖　　分析：計時中止信號stop關閉，搶答使能信號s和系統復位信號rst開啟，無人搶答警報信號warn為低電平，clk

48、每次達到上升沿，時間就會減少1。　　3.2.3 RTL電路　　3.3數據選擇模塊　　3.3.1 VHDL源程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_116

49、4.ALL;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　ENTITY sjxz IS　　PORT (a,b,c: IN STD_LOGIC_vector(3 downto 0)

50、;　　clk2,rst: IN STD_LOGIC;　　s: out STD_LOGIC_vector(1 downto 0);　　y: OUT STD_LOGIC_vector(3 downto 0) );　　END sjxz;

51、　　ARCHITECTURE body_chooser OF sjxz IS　　SIGNAL count: STD_LOGIC_VECTOR(1 DOWNTO 0);　　BEGIN　　s<=count;<

52、;/b>　　PROCESS(clk2,rst)　　BEGIN　　if(rst='0')then count<="00";　　elsif(clk2'event and clk2=&

53、#39;1')then 　　if(count>="10")then 　　count<="00"; 　　else count<=count+1;　　end if;<

54、/p>　　end if;　　case count is　　WHEN "00"=>y<=a;　　WHEN "01"=>y<=b;　　WHEN &

55、quot;10"=>y<=c;　　WHEN OTHERS=>NULL;　　END CASE; 　　END PROCESS;　　END body_chooser;　　3.3.2 仿真圖&

56、lt;/b>　　分析：rst處于高電平，clk2處于高電平，a輸入為0010，b輸入為0101，c輸入為0011時，s輸出0,1,2的循環(huán)碼，y輸出2,5,3的循環(huán)碼，clk2處于下降沿時，y輸出時有延時現象。　　3.3.3 RTL電路　　3.4報警模塊</p&g

57、t;　　3.4.1 VHDL源程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ALARM IS

58、　　PORT(CLK,I:IN STD_LOGIC;　　Q:OUT STD_LOGIC);　　END ALARM;　　ARCHITECTURE BEHAVE OF ALARM IS　　SIGNAL warn:STD_LOGIC;&

59、lt;p>　　SIGNAL N:INTEGER RANGE 0 TO 20;　　BEGIN　　Q<=warn;　　PROCESS(CLK)　　BEGIN</b&

60、gt;　　IF CLK'EVENT AND CLK='1' THEN　　IF I='0' THEN 　　warn<='0';　　ELSIF(I='1'AND N<=19)THEN</

61、p>　　warn<=NOT warn;　　N<=N+1;　　ELSE　　warn<='0';　　END IF;<

62、;/b>　　END IF;　　END PROCESS;　　END BEHAVE;　　3.4.2 仿真圖　　分析：Q具有計數功能，在I處于高電平狀態(tài)前

63、提下，CLK每次到上升沿時，Q就翻轉一次。　　3.4.3 RTL電路　　3.5譯碼模塊　　3.5.1．VHDL源程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_11

64、64.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY YMQ IS　　PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DOUT7: OUT STD_LOGIC_VECTOR(6 DO

65、WNTO 0));　　END YMQ;　　ARCHITECTURE ART OF YMQ IS　　BEGIN　　PROCESS(AIN4)

66、;　　BEGIN　　CASE AIN4 IS　　WHEN "0000"=>DOUT7<="1111110"; --0　　WHEN "0001"=>DOUT7<="011000

67、0"; --1　　WHEN "0010"=>DOUT7<="1101101"; --2　　WHEN "0011"=>DOUT7<="1111001"; --3<

68、;/p>　　WHEN "0100"=>DOUT7<="0110011"; --4　　WHEN "0101"=>DOUT7<="1011011"; --5　　WHEN &qu

69、ot;0110"=>DOUT7<="1011111"; --6　　WHEN "0111"=>DOUT7<="1110000"; --7　　WHEN "1000"=>DOUT7<=

70、"1111111"; --8　　WHEN "1001"=>DOUT7<="1111011"; --9　　WHEN OTHERS=>DOUT7<="0000000";<p&

71、gt;　　END CASE;　　END PROCESS;　　END ARCHITECTURE ART;　　3.5.2 仿真圖　　分析：AIN4輸入二進制數組時，DOUNT7輸出顯示在數碼管上，在此

72、過程中有延時現象。　　3.5.3 RTL電路　　3.6頂層文件　　3.6.1VHDL源程序　　library ieee;--搶答器頂層文件　　use ieee.std_logic_1164.a

73、ll;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity qiangdaqi is　　port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_l

74、ogic;　　n,k,q_out:out std_logic;　　m:out std_logic_vector(1 downto 0);　　a,b,c,d,e,f,g:out std_logic );　　end qiangdaqi;

75、;　　architecture bhv of qiangdaqi is　　component qdjb is　　port(clk2,rst:in std_logic;　　s0,s1,s2,s3:in std_logic; 　　tmp:out std_logic;<

76、;/p>　　states:out std_logic_vector(3 downto 0));　　end component;　　component js is 　　port(clk,rst,s,stop:in std_logic;

77、　　warn:out std_logic;　　ta,tb:buffer std_logic_vector(3 downto 0));　　end component;　　component sjxz is　　port(clk2,rst:in std_logic;</p

78、>　　s:out std_logic_vector(1 downto 0);　　a,b,c:in std_logic_vector(3 downto 0);　　y:out std_logic_vector(3 downto 0));　　end component;

79、　　component ymq is　　port(AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　end component;　　comp

80、onent alarm is　　port(clk,i:in std_logic;　　q:out std_logic);　　end component;　　signal states_out,ta_out,tb_out,y_out:std_logic_vector(3 do

81、wnto 0);　　signal ledout:std_logic_vector(6 downto 0);　　signal w:std_logic;　　begin　　a<=ledout(6);b<=ledout(5);c&

82、lt;=ledout(4);d<=ledout(3);e<=ledout(2);f<=ledout(1);g<=ledout(0);　　u1:qdjb port map(clk2,rst,s0,s1,s2,s3,tmp=>k,states=>states_out);　　u2:js port map(clk,rst,s,

83、stop,warn=>n,ta=>ta_out,tb=>tb_out);　　u3:sjxz port map(clk2=>clk2,rst=>rst,a=>states_out,b=>ta_out,c=>tb_out,s=>m,y=>y_out);　　u4:ymq port map(ain4=&

84、gt;y_out,DOUT7=>ledout);　　u5:alarm port map(clk2,i=>s,q_out);　　end bhv;　　3.6.2仿真圖　　3.6.3 RTL

85、電路　　3.7主電路連線圖　　第4章心得體會　　在設計之前，參考了許多相關的資料，從網絡上下載了原理圖。在設計中又參考了其他材料上的四路搶答器的原理圖，有了基本的思路。但著手設計時，又出現了許多未預料到的問題，例如元件的選擇：在選擇

86、編碼器時，是采用普通編碼器還是優(yōu)先編碼器。普通編碼器中，任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。所以選擇了優(yōu)先編碼器。因為想用數字的形式顯示搶答者的編號，所以選擇了數碼顯示管。在這次設計中我們遇到的最大的困難就是我們把各個電路模塊設計好后要如何把他們組合起來，怎樣讓計時電路和主控電路建立起適當的反饋，使選手搶答時計市時器停止工作，當計時器顯示到0時如果沒有人搶答計時器將顯示并鎖定來完成要求的功能。

87、　　通過這次4路搶答器EDA課程設計，在了解到搶答器的基本工作原理的同時，我還基本掌握了試驗軟件的使用方法，并且意識到作為二十一世紀的跨世紀電子通訊專業(yè)人才，這些軟硬件的應用操作常識是必不可少的。從中我們發(fā)現了以往學習中的許多不足，也讓我們掌握了以往許多掌握的不太牢的知識，感覺學到了很多東西?？傮w來說，這次實訓我們受益匪淺。在大家的共同努力與堅持獨立的完成了任務。在摸索該如何設計電路使之實現所需功能的過程中，遇到了

88、自己無法解決的困難與問題的時候，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，了解更多與本專業(yè)有關的科技信息，同時培養(yǎng)了我們的設計思維，增加了實際操作能力。在讓我們體會到了設計電路的艱辛的同時，更讓我們體會到成功的喜悅和快樂。 　　參考文獻　　[1]、李國洪，沈明山：《可編程邏輯器件EDA技術

89、與實踐》，[M].機械工業(yè)出版社，2004.7 [2]、江國強：《EDA技術習題與實驗》電子工業(yè)出版社，2002.5 　　[3]、曹昕燕，周風臣，聶春燕：《EDA技術試驗與課程設計》，清華大學出版社，2006.5 　　[4]、黃仁欣：《EDA技術實用教程》，清華大學出版社，2006.9<p&

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