eda課程設(shè)計(jì)---數(shù)字式競賽搶答器

1、<p><b>　　數(shù)字式競賽搶答器</b></p><p>　　摘要：搶答器是為智力競賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路，競賽者可以分為若干組，搶答時(shí)各組對主持人提出的問題要在最短的時(shí)間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號碼，對應(yīng)的燈亮，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。若搶答時(shí)間內(nèi)無人搶答，則報(bào)警燈亮?；卮鹜陠?/p>

2、題后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。</p><p>　　此次課程設(shè)計(jì)的內(nèi)容是設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器，可判斷第一搶答者并報(bào)警指示搶答成功，其他組搶答均無效。若提前搶答則對相應(yīng)搶答組發(fā)出警報(bào)。給出系統(tǒng)總體組成框圖，設(shè)計(jì)思路，完成以上模塊的VHDL實(shí)現(xiàn)及功能仿真，頂層文件及整體仿真。</p><p>　　關(guān)鍵詞： VHDL ；搶答器 ；設(shè)計(jì)仿真</p&

3、gt;<p><b>　　目 錄</b></p><p>　　1 搶答器的設(shè)計(jì)要求1</p><p>　　2 搶答器的設(shè)計(jì)分析1</p><p>　　3 搶答器的搶答鑒別模塊1</p><p>　　3.1 搶答鑒別模塊的功能1</p><p>　　3.2 搶答鑒別模塊的源

4、程序2</p><p>　　3.3 搶答鑒別模塊的時(shí)序仿真圖4</p><p>　　4 搶答器的搶答計(jì)時(shí)模塊4</p><p>　　4.1 搶答計(jì)時(shí)模塊的功能4</p><p>　　4.2 搶答計(jì)時(shí)模塊的源程序5</p><p>　　4.3 搶答計(jì)時(shí)模塊的時(shí)序仿真圖7</p><p>

5、;　　5 搶答器的譯碼顯示模塊7</p><p>　　5.1 譯碼顯示模塊的功能7</p><p>　　5.2 譯碼顯示模塊的源程序8</p><p>　　5.3 譯碼顯示模塊的時(shí)序仿真圖9</p><p>　　6 搶答器的其他功能模塊9</p><p>　　6.1 犯規(guī)功能模塊9</p>&

6、lt;p>　　6.2 犯規(guī)功能模塊的源程序10</p><p>　　6.3 犯規(guī)功能模塊的時(shí)序仿真圖11</p><p>　　7 搶答器的頂層原理圖設(shè)計(jì)12</p><p>　　7.1 頂層原理圖的源文件12</p><p>　　7.2 頂層原理圖的時(shí)序仿真圖13</p><p>　　8 課程設(shè)計(jì)的總結(jié)

7、14</p><p><b>　　參考文獻(xiàn)14</b></p><p>　　1 搶答器的設(shè)計(jì)要求</p><p>　　設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器，可判斷第一搶答者并報(bào)警指示搶答成功，其他組搶答均無效。若提前搶答則對相應(yīng)搶答組發(fā)出警報(bào)。</p><p>　　給出系統(tǒng)總體組成框圖，設(shè)計(jì)思路，完成以上模

8、塊的VHDL實(shí)現(xiàn)及功能仿真，頂層文件及整體仿真。</p><p>　　2 搶答器的設(shè)計(jì)分析</p><p>　　系統(tǒng)設(shè)計(jì)方案：整個(gè)系統(tǒng)至少有兩個(gè)主要模塊——搶答鑒別模塊、搶答計(jì)時(shí)模塊；其他功能模塊（犯規(guī)警告模塊，輸出顯示模塊）。</p><p>　　按照要求，我們可以將整個(gè)系統(tǒng)分為四個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；犯規(guī)功能模塊；譯碼顯示模塊。</p&g

9、t;<p>　　3 搶答器的搶答鑒別模塊</p><p>　　3.1 搶答鑒別模塊的功能 </p><p>　　該模塊主要實(shí)現(xiàn)搶答過程中的搶答功能，并能對超前搶答進(jìn)行警告，還能記錄無論是正常搶答還是朝前搶答者的臺號，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號將其余的搶答信號封鎖的功能，并有四個(gè)搶答信號s0、s1、s2、s3；搶答狀態(tài)顯示信號states；搶答與警報(bào)時(shí)鐘信號

10、clk2；系統(tǒng)復(fù)位信號rst；警報(bào)信號warm。</p><p>　　圖3-1 搶答器鑒別元件圖</p><p>　　Figure 3-1 responder identification component diagram</p><p>　　3.2 搶答鑒別模塊的源程序</p><p>　　library ieee;</p>

11、<p>　　use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;</p><p>　　entity jianbei is </p><p>　　port(rst,clk2:in std_logic;</p><p>　　s0,s1,s2,s3:in std_logic;</p&g

12、t;<p>　　states:buffer std_logic_vector(3 downto 0);</p><p>　　light:buffer std_logic_vector(3 downto 0);</p><p>　　warm:out std_logic);</p><p>　　end jianbei ;</p><p&

13、gt;　　architecture one of jianbei is </p><p>　　signal st:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　p1:process(s0,rst,s1,s2,s3,clk2)</p><p&

14、gt;<b>　　begin</b></p><p>　　if rst='0' then </p><p>　　warm<='0';st<="0000";</p><p>　　elsif clk2'event and clk2='1' then </

15、p><p>　　if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' ) </p><p>　　then st(0)<='1';</p><p><b>　　end if ;&

16、lt;/b></p><p>　　if (s1='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' ) </p><p>　　then st(1)<='1';</p><p><b&

17、gt;　　end if ;</b></p><p>　　if (s2='1' or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' ) </p><p>　　then st(2)<='1';</p>&

18、lt;p><b>　　end if ;</b></p><p>　　if (s3='1' or st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' ) </p><p>　　then st(3)<='1'

19、;</p><p><b>　　end if ;</b></p><p>　　warm<=st(0) or st(1) or st(2) or st(3);</p><p><b>　　end if ;</b></p><p>　　end process p1;</p><

20、p>　　p2:process(states(0),states(1),states(2),states(3),light)</p><p><b>　　begin</b></p><p>　　if (st="0000") then states<="0000"; </p><p>　　

21、elsif (st<="0001") then states<="0001";</p><p>　　elsif (st<="0010") then states<="0010"; </p><p>　　elsif (st<="0100") then stat

22、es<="0011";</p><p>　　elsif (st<="1000") then states<="0100"; </p><p>　　end if; </p><p>　　light<=st;</p&

23、gt;<p>　　end process p2;</p><p><b>　　end one;</b></p><p>　　3.3 搶答鑒別模塊的時(shí)序仿真圖</p><p>　　圖 3-2搶答鑒別模塊的時(shí)序仿真圖</p><p>　　Figure 3-2 vies to answer first ident

24、ify module timing simulation diagram</p><p>　　搶答時(shí)需要一個(gè)允許開始搶答信號，設(shè)為states，該信號輸入后，指示燈亮，信號為light，提示選手開始搶答，為了鑒別搶答者，設(shè)置s0，s1，s2，s3為了使系統(tǒng)重新進(jìn)入搶答狀態(tài)，還需要一個(gè)復(fù)位信號，設(shè)置為rst。</p><p>　　在圖中可以看出，s0的速度最快，但明顯有一點(diǎn)搶先，緊隨其后的依

25、次是s1，s2，s3，這3人均沒有搶先，而且可以看出，搶答開始后，燈light[1]亮。</p><p>　　4 搶答器的搶答計(jì)時(shí)模塊 </p><p>　　4.1 搶答計(jì)時(shí)模塊的功能</p><p>　　該模塊主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行20秒的倒計(jì)時(shí)，并且在20秒倒計(jì)時(shí)后無人搶答顯示超時(shí)并報(bào)警，搶答時(shí)鐘信號clk1；系統(tǒng)復(fù)位信號rst；搶答

26、使能信號start；無人搶答警報(bào)信號warn；計(jì)時(shí)中止信號stop；計(jì)時(shí)十位和個(gè)位信號tb，ta。</p><p>　　圖4-1 搶答計(jì)時(shí)元件圖</p><p>　　Figure 4-1 figure vies to answer first time components</p><p>　　4.2 搶答計(jì)時(shí)模塊的源程序</p><p>　

27、　library ieee; </p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity js is </p><p>　　port(clk1,rst,start,stop:in std_logic;

28、</p><p>　　ta,tb:buffer std_logic_vector(3 downto 0));</p><p><b>　　End js;</b></p><p>　　architecture one of js is </p><p>　　signal co:std_logic;</p>

29、<p><b>　　begin</b></p><p>　　p1:process(clk1,rst,start,stop,ta)</p><p><b>　　begin</b></p><p>　　if rst='0' or stop='1' then</p>&l

30、t;p>　　ta<="0000";</p><p>　　elsif clk1'event and clk1='1' then</p><p><b>　　co<='0';</b></p><p>　　if start='1' then</p>

31、;<p>　　if ta="0000" then</p><p>　　ta<="1001";co<='1';</p><p>　　else ta<=ta-1;</p><p><b>　　end if; </b></p><p>&l

32、t;b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process p1;</p><p>　　p2:process(co,rst,start,stop,tb)</p><p><b>　　begin</b></

33、p><p>　　if rst='0' or stop='1' then</p><p>　　tb<="0010";</p><p>　　elsif co'event and co='1' then</p><p>　　if start='1' the

34、n</p><p>　　if tb="0000" then tb<="0011"; </p><p>　　else tb<=tb-1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></

35、p><p><b>　　end if;</b></p><p>　　end process p2;</p><p><b>　　end one ;</b></p><p>　　4.3 搶答計(jì)時(shí)模塊的時(shí)序仿真圖 </p><p>　　圖 4-2搶答計(jì)時(shí)模塊時(shí)序仿真

36、圖</p><p>　　Figure 4-2 vies to answer first timer module timing simulation diagram</p><p>　　計(jì)時(shí)信號設(shè)為十位和個(gè)位信號tb，ta 以及搶答時(shí)鐘信號clk1；系統(tǒng)復(fù)位信號rst；搶答使能信號start；無人搶答警報(bào)信號warn；計(jì)時(shí)中止信號stop。</p><p>　　從圖

37、中可以看出，每10個(gè)ta使tb改變1，stop時(shí)停止計(jì)時(shí)。</p><p>　　5 搶答器的譯碼顯示模塊</p><p>　　5.1 譯碼顯示模塊的功能</p><p>　　該模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。</p><p>　　圖5-1 譯碼顯示元件圖</p><p>　　Figure 5 - 1

38、 decoding display component in figure </p><p>　　5.2 譯碼顯示模塊的源程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity ym is</p><p>　

39、　port(bcd: in std_logic_vector(3 downto 0);</p><p>　　dout: out std_logic_vector(6 downto 0));</p><p><b>　　end ym ;</b></p><p>　　architecture rtl of ym is</p>

40、<p><b>　　begin</b></p><p>　　process(bcd)</p><p><b>　　begin</b></p><p>　　case bcd is</p><p>　　when "0000"=>dout<="100

41、0000";</p><p>　　when"0001"=>dout<="1111001";</p><p>　　when"0010"=>dout<="0100100";</p><p>　　when "0011"=>dout&l

42、t;="0110000";</p><p>　　when "0100"=>dout<="0011001";</p><p>　　when "0101"=>dout<="0010010";</p><p>　　when "0110&qu

43、ot;=>dout<="0000010";</p><p>　　when "0111"=>dout<="1111000";</p><p>　　when "1000"=>dout<="0000000";</p><p>　　when

44、 "1001"=>dout<="0010000";</p><p>　　when others=>dout<="1111111";</p><p>　　end case;</p><p>　　end process; </p><p><b&g

45、t;　　end rtl;</b></p><p>　　5.3 譯碼顯示模塊的時(shí)序仿真圖</p><p>　　圖 5-2譯碼顯示模塊時(shí)序仿真圖</p><p>　　Figure 5-2 decoding display module timing simulation diagram</p><p>　　6 搶答器的其他功能模塊&

46、lt;/p><p>　　6.1 犯規(guī)功能模塊</p><p>　　該模塊主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)，人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，計(jì)數(shù)停止信號stop；狀態(tài)輸出信號alm；計(jì)數(shù)脈沖clk。</p><p>　　圖6-1 犯規(guī)功能元件圖</p><p>　　Figure 5-1 foul function co

47、mponent diagram</p><p>　　6.2 犯規(guī)功能模塊的源程序</p><p>　　library ieee; </p><p>　　use ieee.std_logic_1164.all; </p><p>　　entity shengyin is </p><p>　　port(rst:in s

48、td_logic;</p><p>　　warn:in std_logic;</p><p>　　clk:in std_logic;</p><p>　　ta,tb:in integer range 0 to 9;</p><p>　　stop:in std_logic;</p><p>　　alm:out std_l

49、ogic );</p><p><b>　　end;</b></p><p>　　architecture bhv of shengyin is</p><p><b>　　begin</b></p><p>　　process(warn,ta,tb,stop,clk)</p><

50、;p><b>　　begin</b></p><p>　　if rst='0'then</p><p><b>　　alm<='0';</b></p><p>　　elsif stop='1'then</p><p><b>　　

51、alm<='0';</b></p><p>　　elsif ta=0 and tb=0 then</p><p><b>　　alm<=clk;</b></p><p>　　elsif warn='1'then</p><p><b>　　alm<=

52、clk;</b></p><p>　　else alm<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end; </b></p><p>　　6.3

53、 犯規(guī)功能模塊的時(shí)序仿真圖</p><p>　　圖 6-2犯規(guī)功能模塊時(shí)序仿真圖</p><p>　　Figure 6-2 fouls function module timing simulation diagram</p><p>　　當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)無人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，計(jì)數(shù)停止信號stop；狀態(tài)輸出信號alm；計(jì)數(shù)脈沖clk。&l

54、t;/p><p>　　7 搶答器的頂層原理圖設(shè)計(jì)</p><p>　　7.1 頂層原理圖的源文件</p><p>　　圖 7-1頂層原理圖</p><p>　　Figure 7-1 the top principle diagram</p><p>　　7.2 頂層原理圖的時(shí)序仿真圖</p><p>

55、;　　圖 7-2頂層時(shí)序仿真圖</p><p>　　Figure 7-2 top timing simulation diagram</p><p>　　頂層模塊是以上幾個(gè)模塊綜合起來，并且實(shí)現(xiàn)整個(gè)系統(tǒng)的功能。由圖可以看出，當(dāng)搶答開始后，如果限制時(shí)間，即20s內(nèi)無人搶答，則輸出超時(shí)報(bào)警信號。超前搶答時(shí)，也會報(bào)警。</p><p>　　如圖，s0明顯有些搶先，雖然他的

56、速度最快，然后依次是s2，s1，s3，所以s2才是有效的最快搶答成功者，并且可以看到，燈在選手搶答時(shí)亮起，聲音信號也在搶答時(shí)響起。</p><p><b>　　8 課程設(shè)計(jì)的總結(jié)</b></p><p>　　本次的EDA課程設(shè)計(jì)雖然只有短暫的一周時(shí)間，但是通過實(shí)踐，使我對EDA技術(shù)有了更進(jìn)一步的了解。同時(shí)，大致懂得了一個(gè)課題制作的具體流程和實(shí)施方法。另外，課程設(shè)計(jì)對Q

57、uartusⅡ軟件的使用要求較高，從而使我能較為熟練的運(yùn)用此軟件。在設(shè)計(jì)時(shí)，采用模塊化的設(shè)計(jì)思路使得問題變的簡單明了，大大縮短了時(shí)間，降低了發(fā)生錯(cuò)誤的機(jī)侓，也便于修改和更新。</p><p>　　課程設(shè)計(jì)中，需要找很多資料，在當(dāng)今的信息化環(huán)境中，雖然資料很多，但需要仔細(xì)斟酌才能找到所要的。這次的課程設(shè)計(jì)很好的鍛煉了這種能力。此外，與同學(xué)和老師的交流必不可少，我從中也學(xué)到了不少東西。</p><

58、p>　　課程設(shè)計(jì)是一次很好的鍛煉機(jī)會，我從中學(xué)的很多知識對將來的學(xué)習(xí)和工作都有很大的幫助。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]潘松,黃繼業(yè).EDA技術(shù)與VHDL（第3版）.清華大學(xué)出版社.2009.</p><p>　　[2]馬建國，孟憲元.FPGA現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì).清華大學(xué)出版社.2010.<