eda課程設(shè)計報告--智力競賽搶答器

1、<p><b>　　EDA技術(shù)</b></p><p><b>　　課程設(shè)計報告</b></p><p>　　題 目 智力競賽搶答器 </p><p>　　學(xué) 院 </p><p>　　專

2、 業(yè) </p><p>　　學(xué)生姓名 </p><p>　　學(xué) 號 年級 </p><p>　　指導(dǎo)教師 職稱 </p><p>

3、<b>　　智力競賽搶答器</b></p><p>　　[摘要]:本課程設(shè)計分為主體電路和擴展電路兩部分共同實現(xiàn)搶答器的鎖存、顯示與報警功能。在本次設(shè)計中，系統(tǒng)開發(fā)平臺Max+plusⅡ ，硬件描述語言是VHDL 。競賽者可以分為8 組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的號碼，對應(yīng)的燈亮，同時電路將其他各

4、組按鍵封鎖，使其不起作用。若搶答時間內(nèi)無人搶答，則報警燈亮?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。并且依據(jù)設(shè)計方案和設(shè)計平臺完成了程序編寫和程序調(diào)試，通過運行程序及時序波形的仿真有效驗證了設(shè)計的正確性，初步實現(xiàn)了設(shè)計目標。</p><p>　　[關(guān)鍵詞]：鎖存 顯示 搶答器 Max+plusⅡ </p><p>　　Quiz Responder</p&

5、gt;<p>　　[abstract]: This course design is divided into two main circuit and expansion circuit realized partly joint inverter latch responder , display and alarm function . In this design , system developing platf

6、orm for Max+plusⅡ, hardware description language is VHDL .Competitors may be divided into eight groups , vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgment

7、s and press the buttons vies to answer the question ．When the first man pre</p><p>　　[Keywords]： latch display Scare answering manometers Max+plusⅡ </p><p><b>　　目 錄</b></

8、p><p><b>　　1 緒論1</b></p><p><b>　　2設(shè)計流程2</b></p><p><b>　　3設(shè)計3</b></p><p><b>　　3.1硬件設(shè)計3</b></p><p>　　3.1.1系統(tǒng)

9、的設(shè)計平臺概述3</p><p>　　3.1.2硬件平臺Max-plusⅡ概述3</p><p>　　3.1.3搶答器系統(tǒng)設(shè)計要求4</p><p>　　3.2 軟件設(shè)計4</p><p>　　3.2.1子模塊的設(shè)計思想和實現(xiàn)5</p><p>　　3.2.2鑒別模塊的設(shè)計與實現(xiàn)5</p>&

10、lt;p>　　3.2.3鎖存反饋模塊的設(shè)計與實現(xiàn)7</p><p>　　3.2.4編碼模塊的設(shè)計與實現(xiàn)7</p><p>　　3.2.5聲音報警模塊的設(shè)計與實現(xiàn)9</p><p>　　3.2.6組別譯碼顯示模塊的設(shè)計與實現(xiàn)10</p><p>　　4 調(diào)試與操作說明11</p><p>　　4.1搶答器

11、的系統(tǒng)實現(xiàn)11</p><p>　　4.2結(jié)果分析13</p><p>　　5 課程設(shè)計總結(jié)與體會14</p><p><b>　　致 謝14</b></p><p><b>　　參考文獻16</b></p><p><b>　　附 錄17</b&

12、gt;</p><p><b>　　1 緒論</b></p><p>　　搶答器是在競賽、文體娛樂活動（搶答活動）中，能準確、公正、直觀地判斷出搶答者的機器，通過搶答者的指示燈顯示、數(shù)碼顯示和警示顯示等手段指示出第一搶答者。隨著現(xiàn)代科學(xué)技術(shù)的發(fā)展，搶答器械也由以前的各種傳統(tǒng)式搶答器演變到現(xiàn)在的數(shù)字式搶答器。搶答器的應(yīng)用廣泛，工廠、學(xué)校和電視臺等單位常舉辦各種智力競賽，

13、搶答器是必要設(shè)備。在各種競賽中我們經(jīng)?？吹接袚尨鸬沫h(huán)節(jié)，舉辦方多數(shù)采用讓選手通過舉答題板的方法判斷選手的答題權(quán)，這在某種程度上會因為主持人的主觀判斷失誤造成比賽的不公平性。從而達不到搶答的真正效果，為了解決此類問題，現(xiàn)代科學(xué)技術(shù)利用一些數(shù)字集成電路組成，數(shù)字搶答器能夠彌補以前的諸多不足之處，以提高信號接收的快速性、精確性、應(yīng)用到日常生活中能夠給人們帶來更大的方便，以提高效率。這次實驗我們將使用EDA技術(shù)進行操作，那么用EDA技術(shù)的設(shè)計優(yōu)

14、勢的優(yōu)勢是什么呢？（1）使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能。（2）在仿真和設(shè)計兩方面支持標準硬件描述語言的功能強大的EDA軟件不斷推出。（3）電子技術(shù)全方位進入EDA領(lǐng)域，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計建模理念發(fā)生重大的變化</p><p><b>　　2設(shè)計流程</b></p><p>　　VHDL是一種全方位的硬件描述語言，

15、幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。本系統(tǒng)的設(shè)計就是采用VHDL硬件描述語言編程，基于MAX-PLUS II平臺進行編譯和仿真來實現(xiàn)的，其采用的模塊化、逐步細化的設(shè)計方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤，提高系統(tǒng)設(shè)計的效率。在電子產(chǎn)品的設(shè)計理念、設(shè)計方式、系統(tǒng)硬件構(gòu)成、設(shè)計的重用性、知識產(chǎn)權(quán)、設(shè)計周期等方面,EDA技術(shù)具有一定的優(yōu)勢。所以本次設(shè)計的

16、搶答器拋棄了傳統(tǒng)的設(shè)計方法，選擇了采用主流的EDA技術(shù)進行設(shè)計。</p><p>　　在設(shè)計方面則用了4個模塊，分別是鎖存器、與門電路、編碼器、譯碼器，輸出端分別接上了蜂鳴器和數(shù)碼顯示管。下面對本課程設(shè)計的原理做一下介紹。</p><p>　　首先，輸入端接入的是八位輸入信號S0~S7，主體電路完成基本的搶答功能，即開始搶答后，當選手按動搶答鍵時，能顯示選手的編號，同時能封鎖輸入電路，禁止

17、其他選手搶答。外部電路則顯示組號和報警。接通電源時，節(jié)目主持人將開關(guān)置于“復(fù)位”位置，搶答器處于禁止工作狀態(tài)，編號顯示器不顯示。當主持人松開按鈕時，開始搶答，這時數(shù)碼管將顯示第一位搶答選手的編號，其后選手的搶答將被禁止?；卮鹜戤吅?，主持人再次“復(fù)位”，如此循環(huán)。當選手按動搶答鍵時，搶答器要完成以下四項工作： ①優(yōu)先級電路立即分辨出搶答者的編號，并由鎖存器進行鎖存，然后由譯碼顯示電路顯示編號；②揚聲器發(fā)出短暫聲響，提醒節(jié)目主持人注意；③控

18、制電路要對輸入編碼電路進行封鎖，避免其他選手再次進行搶答；④編號顯示保持到主持人將系統(tǒng)清零為止。當選手將問題回答完畢，主持人操作控制開關(guān)，使系統(tǒng)回復(fù)到禁止工作狀態(tài)，以便進行下一輪搶答。</p><p><b>　　3設(shè)計</b></p><p><b>　　3.1硬件設(shè)計</b></p><p>　　本課題可以使用硬件描述

19、語言（VHDL語言）實現(xiàn)。</p><p>　　實現(xiàn)的思路可以用下面的框圖來說明：</p><p>　　圖3-1 基于VHDL語言實現(xiàn)數(shù)字搶答器框圖</p><p>　　整個系統(tǒng)分為以下幾個模塊來分別實現(xiàn)：</p><p>　　1．搶答鑒別模塊：它的功能是鑒別八組中是那組搶答成功并且把搶答成功的組別信號輸出給鎖存模塊。</p>

20、<p>　　2．復(fù)位控制模塊：給節(jié)目主持人設(shè)置一個控制開關(guān)，用來控制系統(tǒng)的清零和搶答的開始。</p><p>　　3．鎖存模塊：該電路的作用是當?shù)谝粋€搶答者搶答后，對第一個搶答者的組別進行鎖存并顯示在數(shù)碼管上，后面的搶答者信號全都無響應(yīng)，直到主持人按下復(fù)位鍵。</p><p>　　4．顯示報警模塊：就是把各個模塊的輸入的不同信號經(jīng)過譯碼成BCD碼然后直接在數(shù)碼管上顯示，還可以加上

21、蜂鳴器的聲音，更能給觀眾一個準確、簡明的數(shù)字。</p><p>　　3.1.1系統(tǒng)的設(shè)計平臺概述</p><p>　　此次設(shè)計是按照"自頂向下"的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（VHDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。</p><

22、p>　　3.1.2硬件平臺Max-plusⅡ概述</p><p>　　Max-plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max-plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。在Max-plusⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行

23、設(shè)計輸入、快速處理和器件編程。Max-plusⅡ開發(fā)系統(tǒng)的特點：</p><p><b>　　1、開放的界面</b></p><p>　　Max-plusⅡ支持與Cadence，Exemplar logic，Mentor Graphics，Simplicity，View logic和其它公司所提供的EDA工具接口。</p><p><b&

24、gt;　　2、與結(jié)構(gòu)無關(guān)</b></p><p>　　Max-plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。</p><p><b>　　3、完全集成化</b>&l

25、t;/p><p>　　Max-plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。</p><p><b>　　4、豐富的設(shè)計庫</b></p><p>　　Max-plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的

26、兆功能（Mage-Function）。</p><p><b>　　5、模塊化工具</b></p><p>　　設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。</p><p>　　6、硬件描述語言（HDL）</p><p>　　Max-plusⅡ軟件支持各種HDL設(shè)計輸入選項，包括VHDL、V

27、erilog HDL和Altera自己的硬件描述語言AHDL。</p><p>　　3.1.3搶答器系統(tǒng)設(shè)計要求 </p><p>　　一般來說，設(shè)計一臺數(shù)字搶答器，必須能夠準確判斷出第一位搶答者，并且通過數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者，并設(shè)置一定的回答限制時間，讓搶答者在規(guī)定時間內(nèi)答題，主持人根據(jù)答題結(jié)果控制搶答器的清零復(fù)位，掌握比賽的進程。所以我在設(shè)計8路數(shù)

28、字搶答器的模塊需要滿足鑒別、搶答報警、回答倒計時、數(shù)顯等功能，具體設(shè)計要求如下：</p><p>　?。?）搶答器可容納八組選手，并為每組選手設(shè)置一個按鈕供搶答者使用；為主持人設(shè)置一個控制按鈕，用來控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開始；</p><p>　?。?）電路具有對第一搶答信號的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，若參賽選手按下?lián)尨鸢粹o，則該組別的信

29、號立即被鎖存，并在組別顯示器上顯示該組別，同時揚聲器也給出音響提示，此時，電路具備自鎖功能，使其他搶答按鈕不起作用。</p><p>　?。?）搶答器具有限時回答問題的功能，當主持人啟動倒計時開始鍵后，要求計時器采用倒計時，同時最后計時器倒計時到00時揚聲器會發(fā)出聲響提示；</p><p><b>　　3.2 軟件設(shè)計</b></p><p>

30、　　3.2.1子模塊的設(shè)計思想和實現(xiàn)</p><p>　　根據(jù)對搶答器的功能要求，把要設(shè)計的系統(tǒng)劃分為五個功能模塊：搶答信號鑒別模塊、鎖存模塊、編碼模塊、譯碼顯示模塊和揚聲器控制電路，具體的說，顯示模塊又包含最先搶答的組別顯示電路、計時值顯示電路。</p><p>　　3.2.2鑒別模塊的設(shè)計與實現(xiàn)</p><p>　　搶答鑒別模塊用來準確直觀地判斷S0、S1、S2

31、、S3、S4、S5、S6、S7八組搶答者誰最先按下按鈕,并為顯示端送出信號，通過數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個系統(tǒng)的核心部分。同時組別顯示端為下一模塊輸入信號，以方便主持人為該組搶答成功者進行下一步的操作。搶答鑒別模塊的元件圖如下圖所：</p><p>　　圖3-2-1 鑒別模塊原件圖</p><p><b>　　引腳作用：</b><

32、;/p><p>　　輸入信號：各組的搶答按鈕S0、S1、S2、S3、S4、S5、S6、S7，系統(tǒng)清零信號S，反饋使能端EN。</p><p>　　輸出信號： 各組的搶答按鈕顯示端q0,q1,q2,q3,q4,q5,q6,q7。</p><p>　　工作原理：第一個按下鍵的小組，搶答信號判定模塊QDJB通過緩沖輸出信號的反饋將本參賽組搶先按下按鍵的信號鎖存，并且以異步清零

33、的方式將其他參賽組的按鍵信號屏蔽，顯示組別直到主持人對系統(tǒng)進行清零操作時為止。當CLR=1時系統(tǒng)復(fù)位，搶答被屏蔽；當CLR=0時，即低電平有效，且OE為低電平時，使其進入搶答鑒別狀態(tài)，到CLK的上升沿到來時，以S1組搶答成功為例，當輸入信號為S0=1，S1=0，S2=0，S3=0，S4=0，S5=0，S6=0，S7=0，即為鑒別出S0組搶答成功，同時屏蔽其他組的輸入信號，以免發(fā)生錯誤。同理其他組別搶答成功也是這樣的鑒別過程。源程序如下所

34、示：</p><p>　　IF (S ='1') THEN</p><p>　　Q0<='0'; Q1<='0'; Q2<='0'; Q3<='0'; Q4<='0'; Q5<='0'; Q6<='0'; Q7<=&

35、#39;0'; --當清零端有效時，所有的輸出賦值為0</p><p>　　ELSIF (EN='0') THEN</p><p>　　Q0<=S0; Q1<=S1; Q2<=S2; Q3<=S3; Q4<=S4; Q5<=S5; Q6<=S6; Q7<=S7; --當清零無效，且OE為0時，將輸入賦給輸出</p

36、><p><b>　　原理框圖如下：</b></p><p>　　圖3-2-2 搶答鑒別模塊原理圖</p><p>　　該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：</p><p>　　圖3-2-3 鑒別模塊仿真圖</p><p>　　3.2.3鎖存反饋模塊的設(shè)計與實現(xiàn)</p&g

37、t;<p>　　當搶答鑒別模塊成功將各個搶答組的搶答信號輸出后后，必須由鎖存電路來將搶答信號中最先搶答的組別鎖定，禁止其他組的信號顯示出來，這個模塊是整個電路中最重要的地方，這個模塊直接影響主持人對比賽公平進行的判斷。鎖存模塊的元件圖如下圖所示：</p><p>　　圖3-2-4 鎖存器模塊元件圖</p><p><b>　　引腳作用：</b></

38、p><p>　　輸入信號：D0、D1、D2、D3、D4、D5、D6、D7是各組的搶答信號。</p><p>　　輸出信號：Q是鎖存反饋信號。</p><p>　　工作原理：當D0、D1、D2、D3、D4、D5、D6、D7各組的搶答信號進入鎖存模塊時，在鎖存模塊中，對輸入的各個信號的信息進行或的關(guān)系運算，將計算結(jié)果輸給Q，通過Q向外輸出。最后將Q值反饋給C81模塊，對本次

39、的搶答進行鎖存，并將鎖存結(jié)果輸出給下一級電路。部分源程序如下所示：</p><p>　　If d0='1' or d1='1' or d2='1' or d3='1' or d4='1' or d5='1' or d6='1' or d7='1'then q<='1'

40、;; --當任何一個輸入為1時, 將1賦給q</p><p>　　Else q<='0'; --當輸入全為0時,將0賦給q</p><p><b>　　End if;</b></p><p>　　該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：</p><p>　　圖3-2

41、-5 鎖存反饋模塊仿真圖</p><p>　　3.2.4編碼模塊的設(shè)計與實現(xiàn)</p><p>　　部分源程序如下所示：</p><p>　　TEMP: =Q0&Q1Q2&Q3&Q4&Q5&Q6&Q7;</p><p>　　CASE TEMP I</p><p>　　WHE

42、N"10000000"=>M<="0001"; --當輸入信號為10000000的時候，將信號編碼成0001，并賦給M。</p><p>　　WHEN"01000000"=>M<="0010"; --當輸入信號為01000000的時候，將信號編碼成0010，并賦給M。</p><

43、p>　　WHEN"00100000"=>M<="0011"; --當輸入信號為00100000的時候，將信號編碼成0011，并賦給M。</p><p>　　WHEN"00010000"=>M<="0100"; --當輸入信號為00010000的時候，將信號編碼成0100，并賦給M。</p

44、><p>　　WHEN"00001000"=>M<="0101"; --當輸入信號為00001000的時候，將信號編碼成0101，并賦給M。</p><p>　　WHEN"00000100"=>M<="0110"; --當輸入信號為00000100的時候，將信號編碼成0110，并

45、賦給M。</p><p>　　WHEN"00000010"=>M<="0111"; --當輸入信號為00000010的時候，將信號編碼成0111，并賦給M。</p><p>　　WHEN"00000001"=>M<="1000"; --當輸入信號為00000001的時候，將信

46、號編碼成1000，并賦給M。</p><p>　　WHEN OTHERS=>M<="1111"; --當輸入信號不是以上幾種形式的時候，將信號編碼成1111，并賦給M。</p><p><b>　　END CASE;</b></p><p>　　EN <= TEMP(7) OR TEMP(6) OR

47、 TEMP(5) OR TEMP(4) OR TEMP(3) OR TEMP(2) OR TEMP(1) OR TEMP(0) OR CLR; --在同一時刻，將八個輸入信號與CLR信號進行或的關(guān)系，然后將值賦予EN</p><p>　　該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：</p><p>　　圖3-2-6 編碼模塊仿真圖</p><p>

48、;　　3.2.5聲音報警模塊的設(shè)計與實現(xiàn)</p><p>　　當某組的選手搶答成功之后，為了讓主持人第一時間反應(yīng)到搶答的成功，系統(tǒng)需要設(shè)置一個聲響報警裝置，來提示主持人對其他選手的搶答信號進行屏蔽。該模塊在系統(tǒng)中是十分必要的，聲音響起，可以節(jié)約不少時間，為比賽的順利進行爭取時間。聲音報警模塊的元件圖如下圖所示：</p><p>　　圖3-2-7 發(fā)聲模塊的元件圖</p>&

49、lt;p><b>　　引腳作用</b></p><p>　　輸入信號：時鐘信號CLK，復(fù)位端S，聲音響起的使能端EN 。</p><p>　　輸出信號：聲音響起的輸出端SOUND。</p><p>　　工作原理:當時鐘脈沖的上升沿到來，并且高電平有效時，EN端為高電平，CLR端的信號是低電平時，SOUND端輸出高電平，即聲音響起；當CLR

50、為高電平時屏蔽一切EN端的信號，SOUND端輸出低電平，聲音不響起。原理框圖如下圖：</p><p>　　圖3-2-8 發(fā)聲模塊的原理框圖</p><p>　　部分源程序如下所示：</p><p>　　IF (CLK'EVENT AND CLK='1') THEN</p><p>　　IF (S='0'

51、; AND EN='1') THEN --當清零有效且使能端EN為高電平時</p><p>　　SOUND<='1'; --聲音響起</p><p><b>　　ELSE </b></p><p>　　SOUND<='0'; --聲音不響起</p>

52、<p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　該模塊在Max-plus II軟件中的仿真結(jié)果圖如下圖：</p><p>　　圖3-2-9 聲音報警模塊仿真圖</p><p>　　3.2.6組別譯碼顯示模塊的設(shè)計與實

53、現(xiàn)</p><p>　　當搶答成功后，編碼模塊將搶答信息編碼成四位二進制數(shù)，傳送給譯碼顯示模塊，而譯碼顯示模塊的功能就是將四位二進制數(shù)通過數(shù)碼管顯示出來，以便于主持人判斷出是哪一組搶答成功，且公布給每個搶答組。該模塊的元件圖如下圖所示：</p><p>　　圖3-2-10 組別譯碼顯示模塊元件圖</p><p><b>　　引腳作用：</b>&

54、lt;/p><p>　　輸入信號：編碼信號輸入端M[3..0]。</p><p>　　輸出信號：數(shù)碼管顯示輸出端BCD[6..0]。</p><p>　　工作原理：譯碼顯示模塊的功能是將四位二進制BCD編碼轉(zhuǎn)換成七段二進制數(shù)字，以阿拉伯數(shù)字的形式輸出在數(shù)碼管上，數(shù)碼管它是由a、b、c、d、e、f、g這七段組成，它根據(jù)各個模塊的輸出信號來決定這七段中那些顯示那些不顯示最終

55、得到的數(shù)字就是需要顯示的結(jié)果，能給觀眾一個準確、簡明的數(shù)字。</p><p>　　部分源程序如下所示：</p><p><b>　　BEGIN</b></p><p><b>　　CASE M IS</b></p><p>　　WHEN "0000" => BCD <

56、="00111111"; --當輸入信號為0 顯示0。</p><p>　　WHEN "0001" => BCD <="00000110"; --當輸入信號為1顯示為1。</p><p>　　WHEN "0010" => BCD <="01011011&qu

57、ot;; --當輸入信號為2顯示為2。</p><p>　　WHEN "0011" => BCD <="01001111"; --當輸入信號為3顯示為3。</p><p>　　WHEN "0100" => BCD <="01100110"; --當輸入信號為

58、4顯示為4。</p><p>　　WHEN "0101" => BCD <="01101101"; --當輸入信號為5顯示為5。</p><p>　　WHEN "0110" => BCD <="01111101"; --當輸入信號為6顯示為6。</p>

59、<p>　　WHEN "0111" => BCD <="00000111"; --當輸入信號為7顯示為7。</p><p>　　WHEN "1000" => BCD <="01111111"; --當輸入信號為8顯示為8。</p><p>　　WHEN &q

60、uot;1001" => BCD <="01101111"; --當輸入信號為9顯示為9。</p><p>　　WHEN OTHERS => BCD <="00000000"; --如果輸入信號不是上面幾種情況則數(shù)碼管不顯示。</p><p>　　該模塊在Max-plus II軟件中的仿真結(jié)

61、果圖如下圖：</p><p>　　圖3-2-11 譯碼顯示模塊仿真圖 </p><

62、;p><b>　　4 調(diào)試與操作說明</b></p><p>　　4.1搶答器的系統(tǒng)實現(xiàn)</p><p>　　單獨模塊只有彼此聯(lián)系起來構(gòu)成一個完整的系統(tǒng)，才能實現(xiàn)其功能，這個過程有兩種實現(xiàn)方法：①元件例化。也是用編程的方式將它們各個程序、信號、輸入輸出之間的關(guān)系用VHDL語言來敘述清楚，還關(guān)系到程序的調(diào)用問題，需要設(shè)計者思路清晰，設(shè)計合理；②元器件圖示連線。這種

63、連線方法思路清晰可見，而且用的時候很簡單方便，出現(xiàn)錯誤也很好檢查。在設(shè)計中選擇的是這種方法。通過總的頂層元件圖可以很清晰的看到模塊連接的原理。下圖就是各個元件連接在一起的的總的系統(tǒng)圖。</p><p>　　圖4-1 頂層元件圖</p><p>　　由于實驗室的EDA實驗箱按鍵是低電平有效，所以在每個輸入端口前加上一個非門。</p><p>　　系統(tǒng)的總仿真圖如下：

64、</p><p>　　圖4-2 系統(tǒng)總體仿真圖</p><p><b>　　4.2結(jié)果分析</b></p><p>　　由仿真波形可以看出，當S0先搶答之后，系統(tǒng)便進入鎖存狀態(tài)，其他選手按下?lián)尨疰I以后系統(tǒng)都不會改變輸出結(jié)果，Speaker遇到CLK上升沿的時候變成高電平，開始發(fā)聲。數(shù)字顯示BCD顯示當前搶答選手的編號。當主持人按下復(fù)位按鈕S以

65、后，顯示器重新顯示0，蜂鳴器停止發(fā)聲，等待下一輪搶答開始。</p><p>　　5 課程設(shè)計總結(jié)與體會</p><p>　　通過此次課程設(shè)計，我深深地感受到了自己所學(xué)到知識的有限，明白了只學(xué)好課本上的知識是不夠的，要通過圖書館和互聯(lián)網(wǎng)等各種渠道來擴充自己的知識。在設(shè)計的過程中我曾經(jīng)遇到過問題。通過向比自己成績好的同學(xué)請教以及到網(wǎng)上查找一些相關(guān)的資料，知道了出現(xiàn)錯誤的地方，加以改正錯誤。錯誤

66、并沒有使我輕易放棄，而使我從中學(xué)習(xí)到了如何對待遇到的困難，進一步培養(yǎng)了學(xué)習(xí)態(tài)度和耐心。在設(shè)計的過程中我發(fā)現(xiàn)自己有許多的不足，必需向同學(xué)請教才能解決問題，促進了自己學(xué)習(xí)積極性。所有的這些心得會對我以后的學(xué)習(xí)和工作有幫助作用；衷心感謝學(xué)校給我提供這次課程設(shè)計的機會。在本次課程設(shè)計中，感謝老師對我們的嚴格要求，使我們學(xué)到了很多實用的知識，增強我們的自信心，同時也使自己明白自己存在著很大的不足，認識到了自己的缺點。在以后的學(xué)習(xí)中，我會加強理論和

67、實踐的結(jié)合，不斷完善自己，使自己的綜合能力水平邁向一個新的臺階。</p><p><b>　　致 謝</b></p><p>　　感謝學(xué)校給我們一個良好的實驗環(huán)境和實踐機會，雖然這次課程設(shè)計報告還有很多不足之處，但是在老師的指導(dǎo)和同學(xué)們的幫助之下能夠順利完成，既鍛煉了自己的動手能力，也增強了解決問題的能力</p><p><b>　　

68、參考文獻</b></p><p>　　[1]李中發(fā).數(shù)字電子技術(shù)（第二版）.北京：中國水利水電出版社，2007</p><p>　　[2] 劉守義，鐘蘇.數(shù)字電子技術(shù).西安：西安電子科技大學(xué)出版社，2001</p><p>　　[3] ?；鄯迹S潔，姚四改，數(shù)字電子技術(shù)基礎(chǔ).武漢：中國地質(zhì)大學(xué)出版社，2001</p><p>　　

69、[4] 曹漢房.脈沖與數(shù)字電路.武漢：華中理工大學(xué)出版社，1999</p><p>　　[5] 張惠敏.數(shù)字電子技術(shù).北京：化學(xué)工業(yè)出版社，2001</p><p><b>　　附 錄</b></p><p><b>　　鑒別模塊程序：</b></p><p>　　library ieee;<

70、/p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity c81 is</p><p>　　port(s0,s1,s2,s3,s4,s5,s6,s7,s,EN:in std_logic;</p><p>　　q0,q1,q2,q3,q4,q5,q6,q7:out std_logic);</

71、p><p><b>　　end c81;</b></p><p>　　architecture one of C81 is</p><p><b>　　begin</b></p><p>　　process(s0,s1,s2,s3,s4,s5,s6,s7,s,EN)</p><p&g

72、t;<b>　　begin</b></p><p>　　if(s='0') then</p><p>　　q0<='0';q1<='0';q2<='0';q3<='0';q4<='0';q5<='0';q6<=

73、9;0';q7<='0';</p><p>　　elsif(EN='0') then</p><p>　　q0<=s0;q1<=s1;q2<=s2;q3<=s3;q4<=s4;q5<=s5;q6<=s6;q7<=s7;</p><p><b>　　end if;&

74、lt;/b></p><p>　　end process;</p><p><b>　　end one;</b></p><p><b>　　鎖存模塊程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic

75、_1164.all;</p><p>　　entity suocun is</p><p>　　port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic;</p><p>　　q:out std_logic);</p><p>　　end suocun;</p><p>　　architect

76、ure one of suocun is</p><p><b>　　begin</b></p><p>　　process(d0,d1,d2,d3,d4,d5,d6,d7)</p><p><b>　　begin</b></p><p>　　if (d0='1' or d1=

77、9;1' or d2='1' or d3='1' or d4='1' or d5='1' or d6='1' or d7='1') then q<='1';</p><p>　　else q<='0';</p><p><b>　　e

78、nd if;</b></p><p>　　end process;</p><p><b>　　end one;</b></p><p><b>　　蜂鳴模塊程序：</b></p><p>　　library ieee;</p><p>　　use ieee.st

79、d_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned;</p><p>　　entity speaker is</p><p>　　port(clk,s,en:in std_logic;</p><p>　　sound:out std_logic);</p><p&

80、gt;　　end speaker;</p><p>　　architecture one of speaker is</p><p><b>　　begin</b></p><p>　　process(clk,en)</p><p><b>　　begin</b></p><p&

81、gt;　　if(clk'event and clk='1')then</p><p>　　if(s='1' and en='1')then</p><p>　　sound<='1';</p><p><b>　　else</b></p><p>

82、;　　sound<='0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end one;</b></p>

83、<p><b>　　編碼模塊程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity bianma is</p><p>　　port(q0,q1,q2,q3,q4,q5,q6,q7,s:in

84、std_logic;</p><p>　　m:out std_logic_vector(3 downto 0));</p><p>　　end bianma;</p><p>　　architecture one of bianma is</p><p><b>　　begin</b></p><p&

85、gt;　　process(q0,q1,q2,q3,q4,q5,q6,q7,s)</p><p>　　variable temp:std_logic_vector(7 downto 0);</p><p><b>　　begin</b></p><p>　　if(s='0')then m<="1111";

86、</p><p><b>　　else</b></p><p>　　temp:=q0&q1&q2&q3&q4&q5&q6&q7;</p><p>　　case temp is</p><p>　　when"10000000"=>m<=

87、"0000";</p><p>　　when"01000000"=>m<="0001";</p><p>　　when"00100000"=>m<="0010";</p><p>　　when"00010000"=>m

88、<="0011";</p><p>　　when"00001000"=>m<="0100";</p><p>　　when"00000100"=>m<="0101";</p><p>　　when"00000010"=

89、>m<="0110";</p><p>　　when"00000001"=>m<="0111";</p><p>　　when others=>m<="1111";</p><p><b>　　end case;</b></

90、p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end one;</b></p><p><b>　　譯碼模塊程序：</b></p><p>　　library ieee;</p

91、><p>　　use ieee.std_logic_1164.all;</p><p>　　entity decl7s is</p><p>　　port(m:in std_logic_vector(3 downto 0);</p><p>　　bcd:out std_logic_vector(6 downto 0));</p>&

92、lt;p>　　end decl7s;</p><p>　　architecture one of decl7s is</p><p><b>　　begin</b></p><p>　　process(m)</p><p><b>　　begin</b></p><p>

93、;<b>　　case m is</b></p><p>　　when"0000"=>bcd<="0000110";</p><p>　　when"0001"=>bcd<="1011011";</p><p>　　when"0010

94、"=>bcd<="1001111";</p><p>　　when"0011"=>bcd<="1100110";</p><p>　　when"0100"=>bcd<="1101101";</p><p>　　when&q

95、uot;0101"=>bcd<="1111101";</p><p>　　when"0110"=>bcd<="0000111";</p><p>　　when"0111"=>bcd<="1111111";</p><p>