移動(dòng)積分兌換建議書

1、畢業(yè)設(shè)計(jì)題目及要求（做什么）,,畢業(yè)設(shè)計(jì)題目 基于Verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測(cè)畢業(yè)設(shè)計(jì)要求 要求基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合以實(shí)現(xiàn)快速轉(zhuǎn)子噪聲檢測(cè)方法。利用FPGA器件并通過(guò)HDL語(yǔ)言描述實(shí)現(xiàn)上述的過(guò)程。,這是我要做的,本次畢業(yè)設(shè)計(jì)意義（為什么要做）,在轉(zhuǎn)子生產(chǎn)行業(yè)中，轉(zhuǎn)子振動(dòng)噪聲的峰值檢測(cè)是一項(xiàng)重要的指標(biāo)。以往該檢測(cè)都是采用傳統(tǒng)的模擬電路方法，很難做到1：1

2、地捕捉和保持較窄的隨機(jī)波形的最大正峰值。與模擬式的峰值電壓檢測(cè)方式相比，數(shù)字式的檢測(cè)方式有著結(jié)構(gòu)簡(jiǎn)單、系統(tǒng)開發(fā)周期短等優(yōu)點(diǎn)，而采用Verilog-HDL可以方便地實(shí)現(xiàn)所需的功能。由于在此次設(shè)計(jì)中，對(duì)于轉(zhuǎn)子和軸承的設(shè)計(jì)研究是相同的，并且軸承是轉(zhuǎn)子的典型代表，由于軸承更能清晰說(shuō)明問(wèn)題，因此以下用軸承來(lái)敘述設(shè)計(jì)內(nèi)容）,本次畢業(yè)設(shè)計(jì)意義（為什么要做）,模擬式的峰值電壓保持電路的弊端 當(dāng)噪聲電壓到來(lái)后，采樣信號(hào)跟隨模擬信

3、號(hào)電壓到峰值處之后采樣脈沖消失，電路處于保持狀態(tài)。保持電容C上即存儲(chǔ)了模擬信號(hào)的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化，保持電容C的容量就應(yīng)相對(duì)減??；而C的相對(duì)減小，又會(huì)導(dǎo)致在保持電壓期間，輸出電壓Vout的下降速率加快。這兩者相互矛盾，從而使這種電路難以達(dá)到較高的性能,數(shù)字式檢測(cè)方式流程設(shè)計(jì)（怎么做）,FPGA設(shè)計(jì)流程（框圖）,數(shù)字式檢測(cè)方式流程設(shè)計(jì)（怎么做）,1.1文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL

4、編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件。1.2功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）1.3邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。1.4布局布線：將.edf文件調(diào)入PLD廠家提供的軟

5、件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)1.5時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真）1.6編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中通常以上過(guò)程可以都在PLD/FPGA廠家提供的開發(fā)工具（如MAXPLUSII，F(xiàn)oundation，ISE）中完成，但許多集成的PLD開發(fā)軟件只支持VHDL/Verilog的子集，可能造成少數(shù)語(yǔ)法不能編譯，如果采用專用HDL工具分開執(zhí)行，效

6、果會(huì)更好，否則這么多出售專用HDL開發(fā)工具的公司就沒(méi)有存在的理由了。,數(shù)字式檢測(cè)方式流程設(shè)計(jì)（怎么做）,流程簡(jiǎn)述Verilog-HDL語(yǔ)言設(shè)計(jì)FPGA中存儲(chǔ)，仿真實(shí)現(xiàn)功能,Verilog-HDL設(shè)計(jì),轉(zhuǎn)子（軸承）振動(dòng)噪聲檢測(cè)系統(tǒng)結(jié)構(gòu)圖,給大家轉(zhuǎn)化下, 請(qǐng)看下一頁(yè),Verilog-HDL設(shè)計(jì),數(shù)字化峰值檢測(cè)系統(tǒng)組成,下一頁(yè)有對(duì)它的具體分析,,Verilog-HDL設(shè)計(jì),系統(tǒng)邏輯框圖,下一頁(yè)更詳細(xì),Verilog-HDL設(shè)計(jì),系統(tǒng)邏輯

7、電路圖,FPGA設(shè)計(jì)及功能實(shí)現(xiàn),當(dāng)完成硬件描述語(yǔ)言后，把硬件描述語(yǔ)言輸入到相應(yīng)的FPGA片內(nèi)RAM中，完成數(shù)字電壓功能檢測(cè)這個(gè)功能塊。然后再結(jié)合A/D轉(zhuǎn)換器，接口電路以及與微機(jī)的連接，就組成了數(shù)字式的峰值電壓檢測(cè)系統(tǒng)。當(dāng)加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。此時(shí)就可以進(jìn)行調(diào)試和檢測(cè)。可以對(duì)相應(yīng)的轉(zhuǎn)子進(jìn)行振動(dòng)噪聲電壓峰值檢測(cè)。經(jīng)過(guò)多次調(diào)試和檢測(cè)后，如果滿足我們所需的要求，那么我們的